長(zhǎng)江存儲(chǔ)打破全球3D NAND技術(shù)壟斷，作為國(guó)家重點(diǎn)打造的存儲(chǔ)器大項(xiàng)目，經(jīng)歷多年的研發(fā)，終于走向市場(chǎng)正式向存儲(chǔ)巨頭們挑戰(zhàn)。

集微網(wǎng)消息，在存儲(chǔ)芯片領(lǐng)域常年被國(guó)際幾大巨頭壟斷的背景下，我國(guó)從過去完全缺席存儲(chǔ)芯片市場(chǎng)的困境，經(jīng)歷多年努力研發(fā)，陸續(xù)在3D NAND 和 DRAM 上打破國(guó)際壟斷，而長(zhǎng)江存儲(chǔ)作為國(guó)內(nèi)的領(lǐng)頭企業(yè)，率先實(shí)現(xiàn)3D NAND的突破創(chuàng)新。

隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，產(chǎn)業(yè)界對(duì)存儲(chǔ)器密度的要求越來越高，與此同時(shí)，三維存儲(chǔ)器中疊層結(jié)構(gòu)的數(shù)量也在不斷提高，該結(jié)構(gòu)中溝道通孔（CH）的深寬比也越來越高。然而這種存儲(chǔ)器結(jié)構(gòu)卻也帶來一些弊端與問題，由于溝道通孔寬度較小部分的存儲(chǔ)單元相較于溝道通孔寬度較大部分的存儲(chǔ)單元編程/擦除速度較快，因此導(dǎo)致了溝道通孔寬度較小的存儲(chǔ)單元讀干擾嚴(yán)重、擦除耦合效應(yīng)差，各個(gè)存儲(chǔ)單元的特性不一致、閾值電壓分布寬等問題，從而影響了三維存儲(chǔ)器的性能。

為解決以上現(xiàn)有技術(shù)的缺點(diǎn)，長(zhǎng)江存儲(chǔ)于2019年6月28日提出了一項(xiàng)名為“用于三維存儲(chǔ)器的疊層結(jié)構(gòu)、三維存儲(chǔ)器及其制備方法”的發(fā)明專利（申請(qǐng)?zhí)枺?01910571659.5），申請(qǐng)人長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司。

長(zhǎng)江存儲(chǔ)的這項(xiàng)專利提供了一種用于三維存儲(chǔ)器的疊層結(jié)構(gòu)、三維存儲(chǔ)器及其制備方法，包括上下交替疊置的犧牲層及柵間介質(zhì)層，其中疊層結(jié)構(gòu)內(nèi)包含貫穿疊層結(jié)構(gòu)的溝道通孔，且溝道通孔各部分的寬度隨著疊層結(jié)構(gòu)的厚度變化而變化，提高了存儲(chǔ)單元的性能與穩(wěn)定性。

圖1 三維存儲(chǔ)器的疊層結(jié)構(gòu)

圖1是三維存儲(chǔ)器的一種疊形結(jié)構(gòu)示意圖，從圖中可以看出，此疊形結(jié)構(gòu)包括上下交替疊置的犧牲層111以及柵間介質(zhì)層112，溝道通孔14。其中溝道通孔沿著疊層結(jié)構(gòu)的厚度方向貫穿整個(gè)疊形結(jié)構(gòu)，而各處的通孔寬度也不盡相同。犧牲層111的厚度與溝道通孔的寬度成正比，而柵間介質(zhì)層112的厚度與溝道通孔的寬度成反比。因此在圖1所示疊層結(jié)構(gòu)中，當(dāng)沿著疊層結(jié)構(gòu)11的厚度方向由上而下時(shí)，溝道通孔的寬度和犧牲層的厚度逐層遞減，柵間介質(zhì)層的厚度逐層遞增 。

基于此專利提出這種三維存儲(chǔ)器疊層結(jié)構(gòu)，所有存儲(chǔ)單元編程/擦除速度一致，擦除態(tài)耦合效應(yīng)較好，所有存儲(chǔ)單元的性能具有較好的均一性，三維存儲(chǔ)器的閾值電壓較窄，具有較好的性能與穩(wěn)定性。同時(shí)，該結(jié)構(gòu)可以降低對(duì)形成溝道通孔時(shí)的刻蝕工藝要求，提高了工藝的有效性與穩(wěn)定性。

圖2 三維存儲(chǔ)器的制備方法

圖2是此專利提出的一種關(guān)于三維存儲(chǔ)器的制備方法，首先要提供半導(dǎo)體襯底，如硅襯底、鍺襯底、單晶硅晶圓等，之后在此半導(dǎo)體襯底上采用刻蝕工藝形成圖1所示三維存儲(chǔ)器疊層結(jié)構(gòu)，進(jìn)而于溝道通孔底部形成外延層，并在溝道通孔的側(cè)壁形成功能側(cè)壁，同時(shí)在功能側(cè)壁表面及外延層的上表面形成溝道層。之后在疊層結(jié)構(gòu)內(nèi)形成柵極間隙，去除犧牲層，形成犧牲間隙，并在犧牲間隙內(nèi)形成柵極層。

圖3 溝道通孔側(cè)壁生成示意圖

圖3展示了圖2中步驟4的細(xì)節(jié)，在溝道通孔14的側(cè)壁形成功能側(cè)壁16，并功能側(cè)壁16的表面及外延層15的上表面形成溝道層17。首先采用原子層沉積工藝在溝道通孔14的側(cè)壁表面形成所述阻擋層161，并利用同樣的方法生成電荷捕獲層162以及隧穿層163。

集成電路產(chǎn)業(yè)是當(dāng)今信息技術(shù)產(chǎn)業(yè)的核心組成部分，雖位于整個(gè)產(chǎn)業(yè)的底層卻不容忽視，在被諸多國(guó)外廠商壟斷的背景下，我國(guó)長(zhǎng)江存儲(chǔ)等芯片企業(yè)率先打破了國(guó)外對(duì)存儲(chǔ)產(chǎn)業(yè)的壟斷，這也標(biāo)志著我國(guó)在存儲(chǔ)領(lǐng)域的一大進(jìn)步與發(fā)展。