精密制造交接

另一個常見的挑戰(zhàn)是在制造之前進(jìn)行驗證簽核所需的時間。避免這種瓶頸及其相關(guān)影響的一種行之有效的方法是實施一種集成且連續(xù)的驗證過程和方法，以使最終的驗證簽字過程得到控制和管理。這意味著提供通過鑄造廠或OSAT的加工規(guī)則（PDK或PADK）的無制造錯誤的制造和裝配數(shù)據(jù)。目標(biāo)和挑戰(zhàn)是在第一階段中實現(xiàn)這一目標(biāo)。

消除迭代需要設(shè)計環(huán)境具有滿足流程規(guī)則的能力和特征，而又不依賴于可能會需要多次設(shè)計旋轉(zhuǎn)才能達(dá)到切換標(biāo)準(zhǔn)的命中或未命中的手動方法。為了避免多次修改設(shè)計以通過制造商的規(guī)則，自動化是強制性的。

先進(jìn)的IC封裝幾乎總是使用GDSII制造的。制造商，鑄造廠或OSAT將通過此GDSII文件來驗證是否符合其制造規(guī)則和約束，這當(dāng)然會導(dǎo)致一個常見的難題：GDSII文件是從設(shè)計工具的本地CAD數(shù)據(jù)庫進(jìn)行后處理的，這就是問題可能發(fā)生并且確實發(fā)生的地方。

圖5如果要避免重新旋轉(zhuǎn)，精確創(chuàng)建制造定義的結(jié)構(gòu)至關(guān)重要。資料來源：Mentor Graphics

無論您的CAD設(shè)計工具能生產(chǎn)出滿足制造商制造規(guī)則的幾何形狀的好壞，都是將后處理衍生的GDSII用于簽收，這就是當(dāng)今大多數(shù)IC封裝CAD設(shè)計工具的致命弱點。盡管CAD中的實際設(shè)計可以通過，但由于幾何圖形后處理質(zhì)量差，因此生成的GDSII很少這樣做，這通常導(dǎo)致設(shè)計旋轉(zhuǎn)，因為設(shè)計人員難以獲得可接受的GDSII。

金色簽到

對于高級IC封裝，黃金簽收需要進(jìn)行全面的檢查，否則組裝后的器件總產(chǎn)量將無法達(dá)到目標(biāo)，并且會超出預(yù)計的組裝和測試成本。全面的金色簽字至少應(yīng)包括物理驗證，連接性檢查（aka LVS）和異構(gòu)程序集級別的驗證（aka LVL）。這種全面的簽核檢查過程可以突出顯示許多需要重做的問題。如果沒有發(fā)現(xiàn)，這些問題很容易導(dǎo)致項目延誤，增加成本并導(dǎo)致錯過制造計劃。

防止這種情況發(fā)生的一種方法是實施“左移”設(shè)計流程，該流程在設(shè)計中執(zhí)行，以查找并消除明顯的簽核錯誤。使用這種方法可以消除80％以上的簽核錯誤，并防止簽核瓶頸和延遲。

IC驗證的一個標(biāo)志就是在一個框架內(nèi)使用多個專用的EDA工具，以使設(shè)計人員能夠執(zhí)行各種驗證過程。自動執(zhí)行異構(gòu)包裝組裝驗證時的目標(biāo)是相同的?；谝呀?jīng)根據(jù)目標(biāo)晶圓代工廠規(guī)則對每個模具進(jìn)行檢查的前提，顯著簡化了異構(gòu)驗證。保持設(shè)計和驗證環(huán)境之間的獨立性以確保驗證結(jié)果的準(zhǔn)確性也很重要。

驗證包括DRC，以驗證管芯組件之間的相互作用，并且可能需要在每個管芯內(nèi)提取多個層以查看這些相互作用。物理驗證還包括LVL檢查，以檢查基板之間的對齊，縮放或補償系數(shù)以及焊盤中心或重疊。對于EDA工具，工程師必須了解如何區(qū)分每個芯片和每個位置的分層。此外，該工具應(yīng)利用數(shù)字孿生虛擬模型的數(shù)據(jù)來自動提取正確的裝配體表示，以執(zhí)行DRC和LVL檢查。

IC中的連通性檢查（LVS）會查看從物理布局?jǐn)?shù)據(jù)得出的連接形狀和引腳位置，以生成物理網(wǎng)表，并將其與黃金原理圖網(wǎng)表進(jìn)行比較以驗證連通性。在每個基板級別和跨基板執(zhí)行連接檢查。以最簡單的形式實現(xiàn)的自動化封裝LVS流程必須確保中介板和封裝GDSII正確地按預(yù)期將管芯連接到管芯（對于多管芯系統(tǒng)），并且將管芯連接到C4 / BGA凸點（對于單管芯和多管芯系統(tǒng)）由設(shè)計師。

如前所述，系統(tǒng)網(wǎng)表是從整個組件的數(shù)字孿生編譯而成的。然后將該系統(tǒng)或黃金網(wǎng)表與從制造數(shù)據(jù)得出的物理設(shè)計連接性進(jìn)行比較。虛擬模型可以突出顯示警告或違規(guī)，因此設(shè)計人員可以在EDA工具的幫助下跟蹤和調(diào)試錯誤。

圖6基于幾何的集成DRC可以防止過多的簽核錯誤。資料來源：Mentor Graphics

2.5和3D異構(gòu)封裝通常包含多個設(shè)備和多個基板，以提供系統(tǒng)縮放和性能所需的解決方案。隨著管芯和基板之間的輪廓線的減少，這些元件的緊密接近極大地增強了芯片-封裝之間的相互作用，因此需要統(tǒng)一的協(xié)同設(shè)計流程。使用諸如高速接口或功率傳輸之類的關(guān)鍵元件，對一個基板的決策可能會對相鄰基板產(chǎn)生連鎖反應(yīng)，或影響整個系統(tǒng)。

設(shè)計人員必須使用快速原型設(shè)計和協(xié)同設(shè)計來評估襯底的可布線性，電氣和熱性能以及測試，從而找到在單一環(huán)境中管理多個襯底的方法，同時跨地區(qū)和部門進(jìn)行協(xié)作。隨著方法和流程的成熟，系統(tǒng)級設(shè)計人員還需要了解封裝DRC，LVL驗證和組裝級LVS是否足以保證正確的功能和成功制造異構(gòu)組裝的能力。

通過以高效，可重復(fù)和自動化的流程管理所有這些流程的單一環(huán)境，設(shè)計人員可以更好地預(yù)測和消除潛在的下游問題，有效地執(zhí)行和評估折衷和設(shè)計方案，并清晰地將決策傳達(dá)給利益相關(guān)者。

最后，在堆疊為2D和3D異構(gòu)組件之前，已知的良好管芯（KGD）測試和封裝級測試的生成至關(guān)重要。測試團(tuán)隊?wèi)?yīng)重用芯片級的內(nèi)置自測試（BIST），并通過將其映射到封裝級別來掃描模式。封裝互連結(jié)構(gòu)的邊界掃描測試可確保I / O實際上已連接，并且可以識別任何基板制造或組裝問題。

完整的設(shè)計和驗證流程

對于許多應(yīng)用而言，下一代IC封裝是在縮小整體封裝尺寸的同時實現(xiàn)硅縮放，功能密度和異構(gòu)集成的最佳途徑。將多個設(shè)備集成到一個封裝中可支持系統(tǒng)擴(kuò)展需求，減少系統(tǒng)空間，降低制造成本，并通常提高質(zhì)量和可靠性。

下一代IC封裝設(shè)計需要一種新的方法來進(jìn)行所有級別的設(shè)計和驗證，即使使用數(shù)字孿生虛擬原型模型也可以驅(qū)動設(shè)計和驗證的各個方面，即使使用了不同的設(shè)計工具也可以使設(shè)計人員進(jìn)行管理。所有這些過程都以高效，可重復(fù)和自動化的流程進(jìn)行。

西門子業(yè)務(wù)部門Mentor提供了一種高密度高級封裝解決方案，該解決方案專為解決下一代IC封裝設(shè)計的五個關(guān)鍵問題而開發(fā)。完整的設(shè)計和驗證流程整合了行業(yè)的黃金標(biāo)準(zhǔn)進(jìn)行驗證?？趶?DSTACK以及Xpedition基板集成商和Xpedition封裝設(shè)計器，利用HyperLynx和FloTHERM進(jìn)行跨域多物理場分析。

Keith Felton是Mentor Graphics的Xpedition IC封裝解決方案的市場經(jīng)理。

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