來自復(fù)旦大學(xué)微電子學(xué)院的消息，該校周鵬團隊針對具有重大需求的3－5nm節(jié)點晶體管技術(shù)，驗證了雙層溝道厚度分別為0．6 ／1．2nm的圍柵多橋溝道晶體管（GAA，Gate All Around），實現(xiàn)了高驅(qū)動電流和低泄漏電流的融合統(tǒng)一，為高性能低功耗電子器件的發(fā)展提供了新的技術(shù)途徑。

據(jù)悉，相關(guān)成果已經(jīng)在第66屆IEDM國際電子器件大會上在線發(fā)表。

報道提到，工藝制程提升到5nm節(jié)點以下后，傳統(tǒng)晶體管微縮提升性能難以為繼，需要做重大革新。于是GAA晶體管乘勢而起，它可實現(xiàn)更好的柵控能力和漏電控制。

此番周鵬團隊設(shè)計并制備出超薄圍柵雙橋溝道晶體管，驅(qū)動電流與普通MoS2晶體管相比提升超過400％，室溫下可達到理想的亞閾值擺幅（60mV／dec），漏電流降低了兩個數(shù)量級。

什么是GAA晶體管

據(jù)悉，GAA晶體管也被譯作“環(huán)繞柵極晶體管”，它的出現(xiàn)是為了取代華人教授胡正明團隊研制的FinFET（鰭式場效應(yīng)晶體管）。

為什么要談“取代”，首先要從FinFET說起。根據(jù)知乎作者“淺醉閑眠”一篇科普文章中的介紹，所謂的晶體管，是指一種等效于水龍頭作用的電子器件。水龍頭可以用來控制水流的大小以及開關(guān)，與之類似晶體管的作用是控制電流的大小與開關(guān)。這里面另外一個關(guān)鍵詞是場效應(yīng)，指的是這種對電流的控制是通過施加一個電場來實現(xiàn)的，而決定場效應(yīng)晶體管效率的一個重要因素就是柵極對通道的控制能力。

柵極越小，在同樣的電壓下能實現(xiàn)的電流也越大。這是決定晶體管性能的一個關(guān)鍵參數(shù)。但是5nm之后，鰭式晶體管將會面臨許多問題。

比如隨著柵線之間的間距縮小，很難再像之前那樣在一個單元內(nèi)填充多個鰭線。而如果只做一個鰭線的話，生產(chǎn)工藝又很難保證不同器件之間性能一致。因為控制多個鰭線的平均尺寸要遠比控制單個鰭線的尺寸容易得多。其次也是更為致命的問題是，隨著柵線之間的間距進一步減小，鰭式晶體管的靜電問題急速加劇并直接制約晶體管性能的進一步提升。這里所說的靜電問題是指鰭式晶體管本身的結(jié)構(gòu)帶來的一系列寄生電容以及電阻的問題。例如柵極與柵極之間的寄生電容，柵極與通道之間的寄生電容，柵極與金屬電極之間的寄生電容，以及源極與漏極之間的寄生電阻等問題。IMEC之前的模擬表明，當(dāng)柵線之間的間距縮小至40納米之后，鰭式晶體管的性能將會趨于飽和。因此，在5納米之后，工業(yè)界迫切需要一個新的結(jié)構(gòu)來替代鰭式晶體管結(jié)構(gòu)，這就帶來了全環(huán)繞柵極晶體管。

全環(huán)繞柵極晶體管的特點是實現(xiàn)了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個源極和漏極橫向垂直于柵極分布后，實現(xiàn)MOSFET的基本結(jié)構(gòu)和功能。這樣設(shè)計在很大程度上解決了柵極間距尺寸減小后帶來的各種問題，包括電容效應(yīng)等，再加上溝道被柵極四面包裹，因此溝道電流也比FinFET的三面包裹更為順暢。在應(yīng)用了GAA技術(shù)后，業(yè)內(nèi)估計基本上可以解決3nm乃至以下尺寸的半導(dǎo)體制造問題。

簡單概括就是，隨著摩爾定律的演進，傳統(tǒng)結(jié)構(gòu)已無法滿足先進工藝的需求，GAA晶體管的出現(xiàn)能夠讓其繼續(xù)往下延續(xù)，進一步芯片工藝的極限。

三星3nm或先用上GAA晶體管，臺積電求穩(wěn)

當(dāng)前7nm成主流，5nm成熟且可以量產(chǎn)，再下一個節(jié)點就是3nm工藝了，這個節(jié)點非常重要，因為摩爾定律一直在放緩，F(xiàn)inFET晶體管一度被認為只能延續(xù)到5nm節(jié)點，3nm要換全新技術(shù)方向。所以GAA晶體管技術(shù)已經(jīng)被不少半導(dǎo)體企業(yè)所關(guān)注。

據(jù)悉，三星打算從2022年投產(chǎn)的第一代3nm就引入GAA晶體管，據(jù)介紹，基于全新的GAA晶體管結(jié)構(gòu)，三星通過使用納米片設(shè)備制造出了MBCFET（Multi－Bridge－Channel FET，多橋－通道場效應(yīng)管），該技術(shù)可以顯著增強晶體管性能，主要取代FinFET晶體管技術(shù)。此外，MBCFET技術(shù)還能兼容現(xiàn)有的FinFET制造工藝的技術(shù)及設(shè)備，從而加速工藝開發(fā)及生產(chǎn)。

具體來說，與現(xiàn)在的7nm工藝相比，3nm工藝可將核心面積減少45％，功耗降低50％，性能提升35％。

由于之前在先進工藝上進度落后了，三星在3nm進行了一場豪賭，是第一個大規(guī)模上馬GAA技術(shù)的，目的就是希望通過激進的手段迅速扭轉(zhuǎn)晶圓代工市場上的地位，GAA成敗很關(guān)鍵。

臺積電可能沒有三星這么激進，在3nm節(jié)點也會跟之前的7nm工藝一樣采取兩步走的方式，第一代3nm工藝還會繼續(xù)改進FinFET晶體管工藝，在第二代3nm或者2nm節(jié)點才會升級到GAA晶體管技術(shù)。

這樣做一方面是出于技術(shù)研發(fā)的考慮，臺積電在GAA技術(shù)上落后三星12到18個月，另一方面則是要在進度上趕超，2021年3月份就準備試產(chǎn)，所以不能急著上GAA工藝，先用FinFET工藝頂上。