為了滿足人工智能（AI）、高性能計算（HPC）、電信、4K視頻流媒體等各種高帶寬、低延遲應用的需求，超大規(guī)模數(shù)據(jù)中心正在快速發(fā)展。此類應用依托新一代Multi-Die系統(tǒng)、AI加速器和機器學習（ML）訓練集，對傳輸速率提出了更高的要求。為滿足這一要求，以太網(wǎng)傳輸速率已從51Tb/s提升至100Tb/s，交換機傳輸速率也從51Tb/s提升至100Tb/s。

隨著數(shù)據(jù)傳輸速率不斷提高，全球的超大規(guī)模數(shù)據(jù)中心都在部署接口IP采用4級脈沖幅度調(diào)制（PAM-4）信號技術的端到端網(wǎng)絡基礎設施。與不歸零（NRZ）信號技術相比，PAM-4能夠?qū)崿F(xiàn)更高的比特率，而波特率只有一半。盡管PAM-4信號技術存在串擾和非線性問題，增加了設計復雜性，但已成為超大規(guī)模數(shù)據(jù)中心和廣闊HPC片上系統(tǒng)（SoC）市場上接口IP（包括112G以太網(wǎng)PHY）現(xiàn)行的信號調(diào)制方式。

本文將進一步介紹如何在HPC SoC中優(yōu)化112G以太網(wǎng)PHY IP的實現(xiàn)，并將深入探討一些公司如何利用112G以太網(wǎng)PHY IP設計各種不同的高帶寬網(wǎng)絡設備和基礎設施，包括AI加速器，服務器、網(wǎng)絡接口卡（NIC）、網(wǎng)絡和互連結構SOC、光學模塊、存儲設備以及重定時器。

新思科技高速SerDes IP在全球廣泛應用

降低112G以太網(wǎng)PHY IP集成風險的5種方法

優(yōu)化芯片布局并提高每個芯片邊緣的帶寬并非易事。芯片設計方面也面臨諸多挑戰(zhàn)，包括集成多個物理層（PHY）、物理編碼子層（PCS）、媒體訪問控制器（MAC），還需降低功耗和面積，從而實現(xiàn)更高密度的元件集成。同時，還必須通過策略性路徑布線來保持信號完整性，而大量的SerDes通道需要精確實施復雜的電力傳輸網(wǎng)絡。那么，開發(fā)者如何才能最大限度降低集成風險，并優(yōu)化112G以太網(wǎng)PHY IP的功耗、性能和面積（PPA）呢？以下是需要考慮的五個要點：

硅驗證的IP與出色的PAM-4信號完整性

112G以太網(wǎng)PHY IP需要經(jīng)過硅驗證，采用PAM-4信號技術，并具有出色的信號完整性。這確?？梢酝ㄟ^多個相鄰通道實現(xiàn)可靠的高速數(shù)據(jù)傳輸。對于需要穩(wěn)定、高效的數(shù)據(jù)通信支持高帶寬、低延遲應用的服務器SoC來說，這是一個重要的設計考慮因素。

全球生態(tài)系統(tǒng)互操作性

112G以太網(wǎng)PHY Ip應當與更廣泛的數(shù)據(jù)中心生態(tài)系統(tǒng)實現(xiàn)無縫互操作，從而幫助簡化各種硬件組件的集成，同時提升高需求服務器環(huán)境中的系統(tǒng)性能和可靠性。

完整的解決方案

112G以太網(wǎng)PHY IP應當與符合IEEE標準且可配置的MAC、PCS和其他PHY構成完整的解決方案。經(jīng)驗證的PHY IP還應當采用先進的FinFET（鰭式場效應晶體管）工藝，并具備更高的誤碼率（BER）和出色的性能，以滿足HPC、AI和網(wǎng)絡SoC應用的需求。

無縫集成

112G以太網(wǎng)PHY IP應當經(jīng)過全面的封裝基板設計研究，包括利用SoC模型在先進的FinFET工藝上進行PHY和MAC/PCS版圖規(guī)劃和布局，助力系統(tǒng)開發(fā)者優(yōu)化PPA并縮短產(chǎn)品上市時間。嚴格的設計前期分析和規(guī)劃對于服務器SoC而言必不可少，每一納秒都至關重要。

優(yōu)化功耗和面積

PHY和控制器應當針對面積和功耗進行優(yōu)化，并為短信道提供額外的功耗降低機制。均衡優(yōu)化能夠最大限度地提高HPC SoC效率，為高要求的應用提供強大的性能支持。

加速實現(xiàn)一次流片成功

面對上述挑戰(zhàn)，Banias Labs等公司與新思科技密切合作，以盡可能降低112G以太網(wǎng)PHY IP的集成風險。最近，借助新思科技EDA及112G以太網(wǎng)PHY IP解決方案，Banias Labs的光學數(shù)字信號處理器（DSP）SoC實現(xiàn)了一次流片成功。其中，新思科技的112G以太網(wǎng)PHY IP解決方案具有延遲低、傳輸距離靈活的優(yōu)勢，并且在先進的FinFET工藝上達到了成熟水平。

Banias Labs首席執(zhí)行官Amnon Rom表示：“當前，高性能計算基礎設施亟需可信且完整的前沿設計解決方案。借助新思科技的EDA設計套件，我們將具有定制功能的新思科技以太網(wǎng)PHY IP集成到我們的芯片中，提升了系統(tǒng)性能，加快了產(chǎn)品上市速度。”

為了幫助Banias Labs等系統(tǒng)開發(fā)團隊加速實現(xiàn)一次流片成功，新思科技的112G以太網(wǎng)PHY IP支持多種類型的互連，包括Multi-Die、共封裝光學元件、近封裝光學元件，以及芯片到芯片、芯片到模塊和背板的互聯(lián)，還支持CEI-112G-線性和CEI-112G-XSR+光學接口的長距離（LR）、中距離（MR）和甚短距離（VSR）電通道。

為進一步增強高帶寬、低延遲HPC應用的可靠性，新思科技的112G LR-Max PHY IP針對CEI-112G LR規(guī)范提供了額外的裕度，與45dB通道的規(guī)范相比，誤碼率（BER）提高了三個數(shù)量級，同時每條通道具有獨立的數(shù)據(jù)速率，可支持廣泛的協(xié)議和應用。

新思科技的112G LR-Max TX超過IEEE和OIF抖動性能規(guī)格

駛入快車道：新思科技的112G以太網(wǎng)PHY IP成功融入服務器生態(tài)系統(tǒng)

作為全球數(shù)據(jù)中心生態(tài)系統(tǒng)的重要推動力，新思科技的112G SerDes PHY IP與Xilinx、Macom、Samtec、Key Sight、Molex、TE、Amphenol、MultiLane等眾多生態(tài)系統(tǒng)成功實現(xiàn)互操作。

它可以廣泛應用于數(shù)據(jù)中心生態(tài)系統(tǒng)的每個關鍵組件，包括SoC、NIC、重定時器、交換機和光學模塊，充分展示了其穩(wěn)健性和適應性。事實上，新思科技IP已經(jīng)針對各種背板、電纜組裝配置、環(huán)回和光電場景進行了測試，得到了全面的驗證。

通往1.6T以太網(wǎng)之路

新一代高帶寬、低延遲應用正在生成PB級的海量數(shù)據(jù)，需要快速準確處理這些數(shù)據(jù)。這類應用包括汽車ADAS、ChatGPT等生成式AI平臺以及智能邊緣設備，正在推動超大規(guī)模數(shù)據(jù)中心采用以112G以太網(wǎng)PHY IP為核心構建的端到端網(wǎng)絡基礎設施，將以太網(wǎng)速度從400G提高到1.6T。速度的提高帶來了新的復雜性，芯片開發(fā)者們紛紛尋找經(jīng)硅驗證的低風險成熟IP。正因如此，35位客戶選擇了PAM-4 新思科技高速SerDes IP以加速流片成功。

在1.6T以太網(wǎng)方面，新思科技的224G以太網(wǎng)PHY IP可簡化向更高數(shù)據(jù)傳輸速率過渡的過程。除了數(shù)據(jù)速率相對于112G翻倍外，新思科技224G以太網(wǎng)PHY IP的每比特功耗較上一代降低了三分之一，同時通過減少高密度數(shù)據(jù)中心的電纜和交換機數(shù)量優(yōu)化了網(wǎng)絡效率。作為首家展示224G以太網(wǎng)PHY IP的公司，新思科技在臺積公司研討會上的最新224G演示展示了與背板通道成功實現(xiàn)互操作。

結語

在塑造數(shù)字未來的高帶寬應用中，強大的IP發(fā)揮著日益重要的作用。盡管112G以太網(wǎng)PHY IP技術成熟可靠，但在先進制程節(jié)點上設計AI加速器、SoC和服務器組件時，仍需優(yōu)化PPA并最大限度地降低集成風險。

審核編輯：湯梓紅