如何實現(xiàn)分頻時鐘的切換
前幾天看到有人討論如何實現(xiàn)分頻時鐘÷2，÷4，÷8，÷16之間的切換。
其實這個分頻時鐘切換很簡單，根本不需要額外的切換電路。一個共用的計數(shù)器，加一點控制邏輯，就可以了，而且可以實現(xiàn)2到16任意整數(shù)分頻率之間的無縫切換。
RTL示意如下。這里的關(guān)鍵是要等當(dāng)前周期跑到最后才切換到新的分頻率。這樣才能保障輸出總是一個完整的周期，不會出現(xiàn)不規(guī)則的周期。
這里沒有加奇數(shù)分頻占空比調(diào)整。如果希望奇數(shù)分頻后占空比是50-50，要再加一個negedge DFF，再加一個OR，很簡單的，就不贅述了。
Divide 16 to divide 8
Divide 8 to divide 4
Divide 4 to divide 2
Divide 2 to divide 8
Divide 8 to divide 16
Divide 16 to divide 7
審核編輯：黃飛
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
計數(shù)器
+關(guān)注
關(guān)注
32文章
2320瀏覽量
98499 -
時鐘設(shè)計
+關(guān)注
關(guān)注
0文章
29瀏覽量
11199 -
控制邏輯
+關(guān)注
關(guān)注
0文章
14瀏覽量
2606
發(fā)布評論請先 登錄
相關(guān)推薦
熱點推薦
多時鐘設(shè)計中時鐘切換電路設(shè)計案例
在多時鐘設(shè)計中可能需要進(jìn)行時鐘的切換。由于時鐘之間可能存在相位、頻率等差異，直接切換時鐘可能導(dǎo)致
SPARTAN 3E上的時鐘分頻怎么實現(xiàn)？
你好，我需要在SPARTAN 3E上實現(xiàn)運行時，用戶可切換的時鐘分頻。它適用于用戶可以在VGA（25MHz像素時鐘）或SVGA（50MHz）
發(fā)表于 06-20 11:56
時鐘切換模式是如何工作的？
嗨，伙計，我使用PIC18F97 J94。目前，我的問題是動態(tài)切換時鐘（振蕩器）。我在切換前的設(shè)置是：OSCCONbits.COSC0=1；//快速RC振蕩器（FRC）除以N個
發(fā)表于 11-01 07:49
基于FPGA的高頻時鐘的分頻和分配設(shè)計
摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學(xué)模塊提供時間基準(zhǔn)而設(shè)計的一種新型高頻時鐘扇出電路。該電路利用FPGA芯片來實現(xiàn)對高頻時鐘的分頻
發(fā)表于 06-20 12:41
?1572次閱讀
用Verilog實現(xiàn)基于FPGA的通用分頻器的設(shè)計
用 Verilog實現(xiàn)基于FPGA 的通用分頻器的設(shè)計時鐘分頻包括奇數(shù)和偶數(shù)分頻
發(fā)表于 07-14 11:32
?46次下載
如何理解STM32系統(tǒng)時鐘和分頻
STM32中有一個全速功能的USB模塊，其串行接口引擎需要一個頻率為48MHz的時鐘源。該時鐘源只能從PLL輸出端獲取，可以選擇為1.5分頻或者1分頻，也就是，當(dāng)需要使用USB模塊時，
發(fā)表于 11-30 09:14
?8756次閱讀
探討時鐘切換電路的實現(xiàn)
外部晶振+內(nèi)部時鐘震蕩器+內(nèi)部PLL +內(nèi)部分頻器產(chǎn)生時鐘，性能高一點的MCU基本都采用這種方案。
verilog的時鐘分頻與時鐘使能
時鐘使能電路是同步設(shè)計的基本電路，在很多設(shè)計中，雖然內(nèi)部不同模塊的處理速度不同，但由于這些時鐘是同源的，可以將它們轉(zhuǎn)化為單一時鐘處理；在ASIC中可以通過STA約束讓分頻始終和源
時鐘切換電路設(shè)計方案
隨著各種應(yīng)用場景的限制，芯片在運行時往往需要在不同的應(yīng)用下切換不同的時鐘源，例如低功耗和高性能模式就分別需要低頻率和高頻率的時鐘。兩個時鐘源有可能是同源且頻率比呈倍數(shù)關(guān)系，也有可能是不
評論