AD1934：高性能8通道DAC的技術(shù)解析與應(yīng)用指南

一、引言

在音頻設(shè)備不斷追求高音質(zhì)和多功能的今天，數(shù)模轉(zhuǎn)換器（DAC）的性能顯得尤為重要。Analog Devices的AD1934作為一款高性能的8通道DAC，憑借其豐富的特性和廣泛的應(yīng)用場(chǎng)景，在音頻領(lǐng)域占據(jù)了一席之地。本文將深入剖析AD1934的技術(shù)特點(diǎn)、工作原理以及應(yīng)用電路，為電子工程師在設(shè)計(jì)音頻系統(tǒng)時(shí)提供全面的參考。

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二、AD1934概述

2.1 產(chǎn)品特性

AD1934具有諸多令人矚目的特性，使其在音頻處理中表現(xiàn)出色。它支持PLL生成或直接使用主時(shí)鐘，采用低EMI設(shè)計(jì)，有效減少電磁干擾。擁有108 dB的DAC動(dòng)態(tài)范圍和SNR，以及 -94 dB的THD + N，能夠提供高品質(zhì)的音頻輸出。單3.3 V電源供電，降低了功耗，同時(shí)對(duì)5 V邏輯輸入具有耐受性。支持24位和8 kHz至192 kHz的采樣率，滿足不同音頻應(yīng)用的需求。具備單端DAC輸出、對(duì)數(shù)音量控制和自動(dòng)斜坡功能，以及SPI可控和軟件可控的無咔嗒靜音和軟件掉電功能。此外，它還支持右對(duì)齊、左對(duì)齊、I2S和TDM模式，以及主從模式，最多可實(shí)現(xiàn)16通道的輸入輸出。采用48引腳的LQFP封裝，并且適用于汽車應(yīng)用。

2.2 應(yīng)用場(chǎng)景

AD1934的應(yīng)用場(chǎng)景廣泛，涵蓋了汽車音頻系統(tǒng)、家庭影院系統(tǒng)、機(jī)頂盒和數(shù)字音頻效果處理器等領(lǐng)域。在汽車音頻系統(tǒng)中，其高性能和低EMI設(shè)計(jì)能夠滿足車內(nèi)復(fù)雜的電磁環(huán)境要求；在家庭影院系統(tǒng)中，能夠提供高品質(zhì)的音頻輸出，提升觀影體驗(yàn)；在機(jī)頂盒和數(shù)字音頻效果處理器中，可實(shí)現(xiàn)音頻的高質(zhì)量轉(zhuǎn)換和處理。

三、技術(shù)規(guī)格詳解

3.1 測(cè)試條件

在測(cè)試AD1934時(shí)，所有通道的性能相同，但不包括通道間增益失配和通道間相位偏差規(guī)格。測(cè)試時(shí)的電源電壓（AVDD、DVDD）為3.3 V，溫度范圍在 -40°C至 +125°C（外殼溫度），主時(shí)鐘根據(jù)不同模式有所不同，輸入采樣率為48 kHz，測(cè)量帶寬為20 Hz至20 kHz，字寬為24位，數(shù)字輸出的負(fù)載電容為20 pF，負(fù)載電流為 ±1 mA或1.5 kΩ至 ? DVDD電源，輸入電壓高電平為2.0 V，低電平為0.8 V。

3.2 模擬性能規(guī)格

在25°C（環(huán)境溫度）下，AD1934的數(shù)字到模擬轉(zhuǎn)換器具有出色的性能。動(dòng)態(tài)范圍方面，在20 Hz至20 kHz、 -60 dB輸入的條件下，無濾波器（RMS）為98 - 104 dB，帶A加權(quán)濾波器（RMS）為100 - 106 dB，帶A加權(quán)濾波器（平均）為108 dB?？傊C波失真 + 噪聲在0 dBFS時(shí)，單端版本雙聲道運(yùn)行時(shí)為 -92 dB，八聲道運(yùn)行時(shí)為 -86至 -75 dB。滿量程輸出電壓為0.88（2.48）V rms（V p-p），增益誤差為 -10%至 +10%，通道間增益失配為 -0.2至 +0.2 dB，偏移誤差為 -16至 +16 mV，增益漂移為 -30至 +30 ppm/°C，通道間隔離度為100 dB，通道間相位偏差為0至0.375度，音量控制步長為0.375 dB，音量控制范圍為95 dB，去加重增益誤差為 ±0.6 dB，每個(gè)引腳的輸出電阻為100 Ω。內(nèi)部參考電壓FILTR引腳為1.50 V，外部參考電壓FILTR引腳為1.32 - 1.68 V，共模參考輸出CM引腳為1.50 V。

3.3 晶體振蕩器規(guī)格

晶體振蕩器的跨導(dǎo)典型值為3.5 mmhos。

3.4 數(shù)字輸入/輸出規(guī)格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的條件下，輸入電壓高電平（VH）一般為2.0 V，MCLKI引腳為2.2 V，輸入電壓低電平（Vt）為0.8 V，輸入泄漏電流在VH = 2.4 V時(shí)最大為10 μA，V = 0.8 V時(shí)最大為10 μA。高電平輸出電壓（VoH）在loH = 1 mA時(shí)為DVDD - 0.60 V，低電平輸出電壓（VoL）在lot = 1 mA時(shí)最大為0.4 V，輸入電容最大為5 pF。

3.5 電源規(guī)格

電源電壓DVDD和AVDD均為3.0 - 3.6 V。數(shù)字電流在正常運(yùn)行時(shí)，MCLK = 256 fS，fS = 48 kHz時(shí)為56 mA，fS = 96 kHz時(shí)為65 mA，fS = 192 kHz時(shí)為95 mA，掉電時(shí)為2.0 mA；模擬電流正常運(yùn)行時(shí)為74 mA，掉電時(shí)為23 mA。功耗方面，在MCLK = 256 fS、48 kHz的運(yùn)行條件下，所有電源為429 mW，數(shù)字電源為185 mW，掉電時(shí)所有電源為83 mW，模擬電源為244 mW。電源抑制比在模擬電源引腳處，1 kHz、200 mV p-p信號(hào)時(shí)為50 dB，20 kHz、200 mV p-p信號(hào)時(shí)為50 dB。

3.6 數(shù)字濾波器規(guī)格

AD1934的DAC插值濾波器在不同采樣率模式下具有不同的性能。在48 kHz模式下，通帶典型值為0.4535 fS（22 kHz），通帶紋波為 ±0.01 dB，過渡帶為0.5 fS（24 kHz），阻帶為0.5465 fS（26 kHz），阻帶衰減為70 dB，群延遲為25/fS（521 μs）；在96 kHz模式下，通帶典型值為0.3646 fS（35 kHz），通帶紋波為 ±0.05 dB，過渡帶為0.5 fS（48 kHz），阻帶為0.6354 fS（61 kHz），阻帶衰減為70 dB，群延遲為11/fS（115 μs）；在192 kHz模式下，通帶典型值為0.3646 fS（70 kHz），通帶紋波為 ±0.1 dB，過渡帶為0.5 fS（96 kHz），阻帶為0.6354 fS（122 kHz），阻帶衰減為70 dB，群延遲為8/fS（42 μs）。

3.7 時(shí)序規(guī)格

在 -40°C < Tc < 125°C，DVDD = 3.3 V ± 10%的條件下，輸入主時(shí)鐘（MCLK）和復(fù)位的相關(guān)參數(shù)有一定要求。MCLK占空比在DAC時(shí)鐘源為PLL時(shí)鐘（256 fS、384 fS、512 fS、768 fS）或直接MCLK（512 fS，旁路片上PLL）時(shí)為40 - 60%，MCLK頻率在PLL模式（256 fS參考）下為6.9 - 13.8 MHz，直接512 fS模式下為27.6 MHz，RST低電平時(shí)間為15 ns，RST恢復(fù)時(shí)間為4096 tMCLK。PLL的鎖定時(shí)間在MCLK和LRCLK輸入時(shí)為10 ms，256 fS VCO時(shí)鐘輸出占空比為40 - 60%。SPI端口的相關(guān)時(shí)序參數(shù)也有明確規(guī)定，如CCLK高電平時(shí)間為35 ns，低電平時(shí)間為35 ns，頻率為10 MHz等。DAC串行端口、AUXTDM串行端口和輔助接口的時(shí)序參數(shù)也都有相應(yīng)的要求。

3.8 絕對(duì)最大額定值

AD1934的絕對(duì)最大額定值包括：模擬電源（AVDD）為 -0.3 V至 +3.6 V，數(shù)字電源（DVDD）為 -0.3 V至 +3.6 V，輸入電流（除電源引腳外）為 ±20 mA，模擬輸入電壓（信號(hào)引腳）為 -0.3 V至AVDD + 0.3 V，數(shù)字輸入電壓（信號(hào)引腳）為 -0.3 V至DVDD + 0.3 V，工作溫度范圍（外殼）為 -40°C至 +125°C，存儲(chǔ)溫度范圍為 -65°C至 +150°C。超過這些額定值可能會(huì)對(duì)設(shè)備造成永久性損壞。

3.9 熱阻

對(duì)于48引腳的LQFP封裝，熱阻θJA為50.1°C/W，θJC為17°C/W。

3.10 ESD注意事項(xiàng)

AD1934是靜電放電（ESD）敏感設(shè)備，盡管具有專利或?qū)Ｓ?a href="http://m.greenbey.cn/tags/保護(hù)電路/" target="_blank">保護(hù)電路，但高能量ESD仍可能損壞設(shè)備。因此，在操作時(shí)應(yīng)采取適當(dāng)?shù)腅SD預(yù)防措施，以避免性能下降或功能喪失。

四、引腳配置與功能描述

AD1934的引腳配置包括模擬地（AGND）、主時(shí)鐘輸入/晶體振蕩器輸入（MCLKI/XI）、主時(shí)鐘輸出/晶體振蕩器輸出（MCLKO/XO）、模擬電源（AVDD）、數(shù)字地（DGND）、數(shù)字電源（DVDD）等。每個(gè)引腳都有其特定的功能，如DAC輸出引腳（OL1 - OL4、OR1 - OR4）用于輸出模擬音頻信號(hào)，控制數(shù)據(jù)輸入（CIN/ADRO）和輸出（COUT/SDA）用于SPI控制等。

五、工作原理

5.1 數(shù)模轉(zhuǎn)換器（DACs）

AD1934的DAC通道采用單端、四個(gè)立體聲對(duì)的形式，提供八個(gè)模擬輸出，減少了外部組件。DAC包含片上數(shù)字重建濾波器，具有70 dB的阻帶衰減和線性相位響應(yīng)，在48 kHz或96 kHz模式下過采樣率為4，在192 kHz模式下過采樣率為2。每個(gè)通道都有獨(dú)立可編程的衰減器，可在255步內(nèi)以0.375 dB的增量進(jìn)行調(diào)節(jié)。數(shù)字輸入通過四個(gè)串行數(shù)據(jù)輸入引腳和一個(gè)公共幀（DLRCLK）和位（DBCLK）時(shí)鐘提供。每個(gè)輸出引腳的標(biāo)稱共模直流電平為1.5 V，對(duì)于0 dBFS數(shù)字輸入信號(hào)，擺動(dòng)幅度為 ±1.27 V。建議使用單個(gè)運(yùn)算放大器、三階外部低通濾波器來去除輸出引腳上的高頻噪聲。

5.2 時(shí)鐘信號(hào)

片上鎖相環(huán)（PLL）可以從LRCLK引腳或MCLKI引腳參考輸入采樣率，默認(rèn)上電時(shí)為256 × fS（從MCLKI引腳）。在不同采樣率模式下，主時(shí)鐘頻率和實(shí)際乘法率會(huì)有所變化。內(nèi)部DAC時(shí)鐘根據(jù)模式不同而變化，默認(rèn)情況下，片上PLL從外部時(shí)鐘生成內(nèi)部主時(shí)鐘，也可以選擇直接使用512 × fS（參考48 kHz模式）的主時(shí)鐘。PLL可以在PLL和時(shí)鐘控制0寄存器中進(jìn)行掉電操作，為確?？煽挎i定，在更改PLL模式或參考時(shí)鐘不穩(wěn)定時(shí)，可以先掉電再上電。內(nèi)部MCLK可以在PLL和時(shí)鐘控制0寄存器中禁用，以減少AD1934空閑時(shí)的功耗。為保持最佳性能，建議內(nèi)部主時(shí)鐘信號(hào)的時(shí)鐘抖動(dòng)限制在小于300 ps rms時(shí)間間隔誤差（TIE），如果不使用內(nèi)部PLL，建議使用獨(dú)立的晶體振蕩器生成主時(shí)鐘，并且避免時(shí)鐘信號(hào)通過FPGA、CPLD或其他大型數(shù)字芯片。

5.3 復(fù)位和掉電

復(fù)位操作將所有控制寄存器設(shè)置為默認(rèn)值，但不會(huì)關(guān)閉模擬輸出以避免爆音。復(fù)位解除后，PLL鎖定后，AD1934內(nèi)部會(huì)運(yùn)行初始化程序，持續(xù)約256個(gè)MCLK。PLL和時(shí)鐘控制0以及DAC控制1寄存器中的掉電位可以對(duì)相應(yīng)部分進(jìn)行掉電操作，所有其他寄存器設(shè)置將保留。為保證正確啟動(dòng)，復(fù)位引腳應(yīng)通過外部電阻拉低。

5.4 串行控制端口

AD1934具有SPI控制端口，可對(duì)ADC、DAC和時(shí)鐘系統(tǒng)的內(nèi)部控制寄存器進(jìn)行編程和讀取。還提供獨(dú)立模式，在復(fù)位時(shí)通過將CIN、CCLK和CLATCH接地進(jìn)行配置。在獨(dú)立模式下，所有寄存器設(shè)置為默認(rèn)值，除了內(nèi)部MCLK使能設(shè)置為1。ADC ABCLK和ALRCLK時(shí)鐘端口通過將COUT引腳連接到DVDD或地來設(shè)置為主/從模式。獨(dú)立模式僅支持I2S數(shù)據(jù)格式和256 fS MCLK速率的立體聲模式。SPI控制端口是一個(gè)4線串行控制端口，格式類似于摩托羅拉SPI格式，但輸入數(shù)據(jù)字寬為24位。

5.5 電源和電壓參考

AD1934設(shè)計(jì)用于3.3 V電源，模擬和數(shù)字部分分別提供獨(dú)立的電源引腳。這些引腳應(yīng)盡可能靠近芯片，使用100 nF陶瓷芯片電容進(jìn)行旁路，同時(shí)在同一PCB板上還應(yīng)提供至少22 μF的大容量鋁電解電容。對(duì)于關(guān)鍵應(yīng)用，建議使用獨(dú)立的模擬和數(shù)字電源，若無法實(shí)現(xiàn)，可通過鐵氧體磁珠隔離模擬和數(shù)字電源。所有數(shù)字輸入與TTL和CMOS電平兼容，所有輸出由3.3 V DVDD電源驅(qū)動(dòng)，與TTL和3.3 V CMOS電平兼容。DAC內(nèi)部電壓參考（VREF）通過FILTR引腳引出，應(yīng)盡可能靠近芯片，使用10 μF和100 nF的并聯(lián)組合進(jìn)行旁路，外部電流應(yīng)限制在小于50 μA。內(nèi)部參考可以在PLL和時(shí)鐘控制1寄存器中禁用，F(xiàn)ILTR可以由外部源驅(qū)動(dòng)。CM引腳是內(nèi)部共模參考，應(yīng)使用47 μF和100 nF的并聯(lián)組合進(jìn)行旁路，輸出電流應(yīng)限制在小于0.5 mA源和2 mA沉。

5.6 串行數(shù)據(jù)端口 - 數(shù)據(jù)格式

八個(gè)DAC通道在串行數(shù)據(jù)端口使用公共串行位時(shí)鐘（DBCLK）和公共左右?guī)瑫r(shí)鐘（DLRCLK），時(shí)鐘信號(hào)與采樣率同步。DAC串行數(shù)據(jù)模式默認(rèn)是I2S，也可以編程為左對(duì)齊、右對(duì)齊和TDM模式。字寬默認(rèn)是24位，也可以編程為16或20位。DAC串行格式可根據(jù)DAC控制0寄存器進(jìn)行編程，DBCLK和DLRCLK的極性可根據(jù)DAC控制1寄存器進(jìn)行編程。輔助TDM端口為需要超過八個(gè)DAC通道的應(yīng)用提供，其格式和串行時(shí)鐘極性可根據(jù)輔助TDM端口控制0寄存器和控制1寄存器進(jìn)行編程。默認(rèn)情況下，輔助TDM和DAC串行端口都處于從模式。

5.7 時(shí)分復(fù)用（TDM）模式

AD1934的串行端口具有多種TDM串行數(shù)據(jù)模式，常見的配置是將八個(gè)片上DAC數(shù)據(jù)槽打包到一個(gè)TDM流中，此時(shí)DBCLK為256 fS。I/O引腳的功能根據(jù)所選的串行模式定義。還可以通過輔助串行數(shù)據(jù)端口輕松配置具有超過八個(gè)DAC通道的系統(tǒng)，DAC TDM - AUX模式下，AUX通道是16通道TDM數(shù)據(jù)流的最后四個(gè)槽。需要注意的是，由于AUXTDMBCLK頻率較高，16通道輔助TDM模式僅在48 kHz/44.1 kHz/32 kHz采樣率下可用。

5.8 菊花鏈模式

AD1934支持菊花鏈配置，可將系統(tǒng)擴(kuò)展到16個(gè)DAC。在這種模式下，DBCLK頻率為512 fS，DAC TDM數(shù)據(jù)流的前八個(gè)槽屬于鏈中的第一個(gè)AD1934，后八個(gè)槽屬于第二個(gè)AD1934。為了在96 kHz采樣率下容納16個(gè)通道，可以將AD1934配置為雙線路DAC TDM模式，這種模式允許較慢的DBCLK。雙線路DAC TDM模式也可用于將192 kHz采樣率的數(shù)據(jù)發(fā)送到AD1934。

六、控制寄存器

6.1 定義

AD1934的全局地址為0x04，由于R / W位左移1位。所有寄存器復(fù)位為0，除了DAC音量寄存器設(shè)置為滿音量。

6.2 PLL和時(shí)鐘控制寄存器

PLL和時(shí)鐘控制0寄存器用于控制PLL的電源狀態(tài)、MCLK引腳功能、MCLKO引腳輸出、內(nèi)部MCLK使能等。PLL和時(shí)鐘控制1寄存器用于選擇DAC時(shí)鐘源、時(shí)鐘源、片上電壓參考狀態(tài)和PLL鎖定指示。

6.3 DAC控制寄存器

DAC控制0寄存器用于控制DAC的電源狀態(tài)、采樣率、SDATA延遲和串行格式。DAC控制1寄存器用于控制BCLK活動(dòng)邊緣、每幀BCLK數(shù)、LRCLK極性、LRCLK主/從模式、BCLK主/從模式、BCLK源和BCLK極性。DAC控制2寄存器用于控制主靜音、去加重、字寬和DAC輸出極性。DAC個(gè)別通道靜音寄存器用于單獨(dú)控制每個(gè)通道的靜音狀態(tài)，DAC音量控制寄存器用于控制DAC的音量。

6.4 輔助TDM端口控制寄存器

輔助TDM控制0寄存器用于控制輔助TDM端口的字寬、SDATA延遲、串行格式和BCLK活動(dòng)邊緣。輔助TDM控制1寄存器用于控制LRCLK格式、BCLK極性、