以更快、更廣、更簡(jiǎn)為核心，Altera 正式推出Quartus Prime Pro 26.1 版本。新版本實(shí)現(xiàn)了更高效的編譯與時(shí)序收斂、更順暢的開(kāi)發(fā)者設(shè)計(jì)流程，并簡(jiǎn)化了用戶操作與 AI 集成體驗(yàn)，可助力開(kāi)發(fā)者們更輕松地優(yōu)化 FPGA 開(kāi)發(fā)流程、加速創(chuàng)新。無(wú)論您是聚焦功耗優(yōu)化、系統(tǒng)設(shè)計(jì)升級(jí)，還是 AI 工作流加速，Quartus Prime Pro 26.1 版本都能更好地適配您的開(kāi)發(fā)需求。

Quartus Prime Pro 26.1 版本核心亮點(diǎn)

01Visual Designer Studio：

開(kāi)啟設(shè)計(jì)輸入新時(shí)代

新一代系統(tǒng)設(shè)計(jì)環(huán)境——Visual Designer Studio 現(xiàn)已集成至 Quartus Prime Pro 中。這款工具用直觀的拖拽界面與智能連接自動(dòng)化，簡(jiǎn)化復(fù)雜系統(tǒng)創(chuàng)建，加快設(shè)計(jì)流程，讓 IP 集成與系統(tǒng)組裝更快捷，同時(shí)支持 RTL 無(wú)縫集成。憑借更優(yōu)的性能與響應(yīng)速度，開(kāi)發(fā)者們可更高效地完成嵌入式與 AI 系統(tǒng)原型驗(yàn)證。

核心功能：

基于模塊的設(shè)計(jì)輸入，支持動(dòng)態(tài)連接視圖

智能連接自動(dòng)化

支持 Verilog、VHDL 和 SystemVerilog，實(shí)現(xiàn) RTL 無(wú)縫集成

內(nèi)置示例設(shè)計(jì)，加速原型驗(yàn)證

02功耗與熱分析工具：

更智能、更低溫、更高效

Quartus Prime Pro 26.1 版本對(duì)功耗與熱分析工具進(jìn)行了全面升級(jí)，全面提升響應(yīng)速度，支持異步功耗計(jì)算，還提供包含散熱器散熱路徑在內(nèi)的高級(jí)熱建模能力。這些優(yōu)化可讓 FPGA 系統(tǒng)更加高效，助力開(kāi)發(fā)者更好地進(jìn)行功耗管理與散熱方案設(shè)計(jì)。

核心優(yōu)化：

異步功耗計(jì)算，提升運(yùn)行效率

集成熱圖，優(yōu)化熱分析效果

支持 EMIF IO 布局的 TCL 腳本

增強(qiáng)圖形界面功能，優(yōu)化格式展示

03性能提升

Quartus Prime Pro 26.1 版本不僅帶來(lái)了全新功能，更實(shí)現(xiàn)了性能升級(jí)。通過(guò)編譯器與架構(gòu)優(yōu)化，Agilex 7 和 Agilex 5 設(shè)計(jì)運(yùn)行時(shí)間分別縮短超 9% 和 5.5%，且內(nèi)存占用無(wú)增加。同時(shí)工作頻率 Fmax 同步提升，Agilex 7 提升0.6%，Agilex 5 約束頻率提升 3.3%。

04拓展 IP 支持與系統(tǒng)級(jí)調(diào)試

Quartus Prime Pro 26.1 版本進(jìn)一步拓展了高速互聯(lián)支持，優(yōu)化了 PCIe、以太網(wǎng)和時(shí)間敏感網(wǎng)絡(luò)（TSN）功能，并新增面向 Agilex 3 和 5 的系統(tǒng)級(jí)示例設(shè)計(jì)，可更快完成網(wǎng)絡(luò)、視頻與存儲(chǔ)系統(tǒng)的開(kāi)發(fā)。

此外，SignalTap Python API 采用結(jié)構(gòu)化數(shù)組，并提供高性能調(diào)試接口，可讓設(shè)計(jì)問(wèn)題定位與解決更加靈活高效。

解鎖Quartus Prime Pro 26.1全面實(shí)力

以上只是 Quartus Prime Pro 26.1 版本的部分核心亮點(diǎn)。無(wú)論您正在開(kāi)發(fā)新一代嵌入式系統(tǒng)，還是將 AI 與 FPGA 設(shè)計(jì)融合，該版本都能為您提供高效創(chuàng)新所需的工具。

想體驗(yàn)這些工具為項(xiàng)目帶來(lái)的實(shí)際價(jià)值？

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