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　　硬件接口電路的電路圖如圖2 所示。在此電路中用CPLD 來實現(xiàn)一般CF 卡接口電路中的雙向緩沖器和與非門等一些邏輯器件的邏輯功能，使接口電路變的更為簡單、穩(wěn)定、高速，而且可以通過現(xiàn)場修改程序來實現(xiàn)不同的功能。

　　CF 卡中的_CD1、_CD2 是CF 卡是否安裝的狀態(tài)檢測信號，在CF 卡中接地。當CF 卡沒有安裝時，電路中_CD1、_CD2 由上拉電阻將其輸出拉為高電平;當CF 卡安裝時，_CD1、_CD2 由CF 卡接地輸出為低電平，_CD1、_CD2 相當于CF 卡的總開關。在實際接口電路中_CD1、_CD2 要接10 kΩ 的上拉電阻。

　　將片選任務寄存器的CS4A 編程為1 則可使能EBI 的復用引腳NCS4/CFCS、NCS5/CFCE1、NCS6/CFCE2 為CompactFlash 信號CFCS、CFCE1、CFCE2，使能NOE/NRD/CFOE、NWR0/NEW/CFWE、NWR1/NBS1/CFIOR、NWR3/NBS3/CFIOW、A25/CFRNW為Compact Flash 信號CFOE、CFWE、CFIOR、CFIOW、CFRNW。這樣就可以通過訪問保留給NCS4 的地址空間來訪問外部的CF 卡。在NCS4 的地址空間中用當前的傳輸?shù)刂穪矸直鍵/O 模式，通用存儲模式是標志存儲模式。傳輸?shù)刂房偩€的A23 用作I/O 模式選擇。該文CF 卡用A22/REG 來分離通用存儲模式和標志存儲模式。

　　在I/O 模式下，CompactFlash 的邏輯驅動CFIOR與CFIOW 信號上SMC 的讀寫信號，此時CFOE 與CFWE 信號失效。同樣在通用存儲模式和標志存儲模式下驅動CFOE 與CFWE 信號上的SMC，CFIOR與CFIOW 信號失效。該邏輯如圖3 所示。

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　　CFOE 與CFWE 通過CPLD 和CF 卡的OE 與WE連接起來，這是CF 卡在Memory Mode 的讀寫使能。

　　CFIOE 與CFIOW 通過是I/O Mode 的使能。除了使能信號外，其他的信號對2 種模式都是相同的。

　　CFCE1 與CFCE2 信號使能CF 卡的數(shù)據(jù)總線由上或是由下訪問，具體信息見表1。只有當NCS4 引腳上的SMC 配置為驅動8 位存儲器時才可進行奇字節(jié)訪問，NCS4 地址空間中的片選寄存器必須如表1所示進行設置。

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　　_CD1、_CD2 為低電平時，CPU 的地址總線的低11 位A[10∶0]于CF 卡的地址總線A[10∶0]連通，CPU的數(shù)據(jù)總線的低16 位D[15∶0]與CF 卡的地址總線D[15∶0]連通。CPU 的A25/CFRNW 信號是數(shù)據(jù)流的方向的，NCS4/CFCS 信號是數(shù)據(jù)總線的傳輸使能。詳細內(nèi)容請參閱表2。

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　　CPU 是高速器件，CF 卡是低速器件，在CPU 給CF 卡傳輸數(shù)據(jù)的時候就會發(fā)生因為接收速度慢而丟失數(shù)據(jù)的情況。所以需要用_WAIT 信號來延遲CPU 的發(fā)送，這樣才能使CPU 的發(fā)送時序與CF 卡的接受時序匹配，使得數(shù)據(jù)的傳輸正確無誤。實際電路中CF 卡的_WAIT 信號通過CPLD 來控制CPU 的NWAIT 信號，_WAIT 要接10 kΩ 的上拉電阻。RDY/BSY 是CF 卡的工作狀態(tài)信號，當RDY/BSY 為1 時,CF 卡已經(jīng)做好準備接收新的數(shù)據(jù);當RDY/BSY 為0 時，CF 卡正在接受數(shù)據(jù)，這個信號也要接個10 kΩ上拉電阻。CF 卡的復位RESET 信號也是由系統(tǒng)的復位nRESET 信號在CPLD 中反相后產(chǎn)生的，以保持和系統(tǒng)的復位信號同步。