上周翻了下AT24CM02芯片的數(shù)據(jù)手冊，里面提到了I2C上拉電阻的設(shè)計要點，只有兩個公式就簡潔地把上拉電阻阻值范圍確定了，非常實用，詳細見圖1。實際上，以前我從來沒有注意過I2C上拉電阻設(shè)計，總是隨便選一個(如4.7K或者10K)，軟件測試正常就不再管了，但居然沒有出現(xiàn)過問題，可能有些僥幸吧。想起幾年前聽別人說他認(rèn)識一個工作在消費類電子行業(yè)的硬件工程師，即使是I2C都會測試的特別細致，因為出貨量非常大，幾萬數(shù)量級，所以每個細節(jié)都必須做好;否則可能風(fēng)險會比較大。而本文主要是對AT24CM02數(shù)據(jù)手冊中提到的I2C上拉電阻的兩個公式進行說明(公式是通用的)。

圖1 I2C上拉電阻設(shè)計要點

第一，I2C上拉電阻最小值確定

為什么I2C需要上拉電阻才能通訊呢?因為SDA和SCL是開路漏極或者開路集電極輸出，所以如果沒有上拉電阻，芯片是無法輸出高電平的，可參見圖2。

圖2 I2C硬件框圖

要理解I2C上拉電阻的最小值考慮，需要回顧下數(shù)字電路的靜態(tài)協(xié)議，參見圖3。從圖2中可以看到，當(dāng)master輸出拉低時，它是在輸出低電平即VoL。從圖3中可以看到，發(fā)送者的VoL要低于接收者的ViL，這樣才能有噪聲容限(數(shù)字電路設(shè)計相對模擬電路簡單也跟噪聲容限大有關(guān)如0.7V)。ViL固定，那么VoL越低則噪聲容限越大，這樣就越不容易受到外界環(huán)境干擾。

圖3 數(shù)字電路的靜態(tài)協(xié)議

如AT24CM02芯片，它的手冊中是寫到了VoL具體值的，參見圖4。而廠家測試Vol值時也會有個測試條件即IoL和Vcc。所以這兩個值確定好后就可以計算出I2C上拉電阻的最小值了。

圖4 AT24CM02數(shù)據(jù)手冊DC特征中的VoL(這里如VoL2的0.4V是最大值)

我們算一下Rpup(min)好了。Vcc=3V時，VoL=0.4V，IoL=2.1mA代入圖5中的公式，得到Rpup(min)≈ 1.238kΩ(如果小于這個值那么VoL會變大，會減小噪聲容限)。

圖5 I2C上下拉電阻計算公式

實際應(yīng)用時更可能會是3.3V，而不是3V，那么IoL應(yīng)該會比2.1mA大(參見圖4中Vcc=1.7V和Vcc=3V時IoL的區(qū)別)。這可能跟mos管的特性有關(guān)系，因為芯片供電電壓高，mos管的驅(qū)動電壓也會高的，導(dǎo)通后的Rds(on)會更小，所以IoL更大。

第二，I2C上拉電阻最大值確定

上拉電阻的最大值是什么決定的呢?是由于芯片I2C通信速率決定的，因為電路板會有寄生效應(yīng)如寄生電容，它和上拉電阻正好形成了串聯(lián)RC電路，會有時間延遲，而這個延遲必須要小于電平低有效到高有效的時間，否則芯片讀到的電平是錯誤的。

從圖2中I2C硬件架構(gòu)可以知道，芯片從0到1的實現(xiàn)方式是把mos管或者三極管關(guān)斷，而從1到0是把mos管或者三極管打開。從1到0時間是非?？斓?，因為mos管或者三極管導(dǎo)通后電阻很小、相當(dāng)于導(dǎo)線，所以上面壓降非常小(V=I*R)。而從0到1時間會受到RC的影響，因為電容兩端的電壓即ViH。這也是I2C上拉電阻不能太大的原因。

圖6 I2C邏輯電平0~1和1~0的簡化原理圖

從圖5公式中我們可以看到，這里有tr，CL和Rpup，所以這個公式應(yīng)該是出自電路課本里面一階電路的暫態(tài)響應(yīng)。這里的0.8473是怎么來的呢?詳細參見圖7。

圖7 Rpup(max)計算公式的推導(dǎo)

最后，實際算下Rpup(max)。圖5中求Rpup(max)公式中的CL，不僅包括芯片的寄生電容，還有走線的寄生電容。假設(shè)CL(total)=50pf，tr=100ns，代入公式后得到Rpup(max)≈ 2.3604kΩ。因此Rpup取值在 1.238kΩ~2.3604kΩ之間都是可以的。雖然上拉電阻阻值大體選好了，但最好要實測小I2C總線波形是否正常等，因為假設(shè)了一些東西比如CL=50pf，實際參數(shù)不一定是這樣的。至于I2C總線如何測試，我暫時還不清楚。

補充，我試了下，如果CL過大比如100pf，那么公式計算出來的Rpup(max)≈ 1.1802kΩ，它是小于前面計算出來的Rpup(min)≈ 1.238kΩ。可能I2C總線layout時候要特別注意下寄生電容，否則就不能保證VoL更小了。

圖7 tr在Vcc=3V時候為100ns