所謂上拉電阻（英語(yǔ)：Pull-up resistors）是在數(shù)字電路的當(dāng)某輸入端口未連接設(shè)備或處于高阻抗的情況下，一種用于保證輸入信號(hào)為預(yù)期邏輯電平的電阻元件。他們通常在不同的邏輯器件之間工作，提供一定的電壓信號(hào)。 ??

上拉電阻原理 ????????

在上拉電阻所連接的導(dǎo)線(xiàn)上，如果外部組件未啟用，上拉電阻將“微弱地”將輸入電壓信號(hào)“拉高”。當(dāng)外部組件未連接時(shí)，對(duì)輸入端來(lái)說(shuō)，外部“看上去”就是高阻抗的。這時(shí)，通過(guò)上拉電阻可以將輸入端口處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設(shè)置的高電平。通過(guò)這樣，上拉電阻可以使引腳即使在未連接外部組件的時(shí)候也能保持確定的邏輯電平。? ?

為什么要使用上拉電阻?

一般作單鍵觸發(fā)使用時(shí)，如果IC本身沒(méi)有內(nèi)接電阻，為了使單鍵維持在不被觸發(fā)的狀態(tài)或是觸發(fā)后回到原狀態(tài)，必須在IC外部另接一電阻。?

數(shù)字電路有三種狀態(tài)：高電平、低電平、和高阻狀態(tài)，有些應(yīng)用場(chǎng)合不希望出現(xiàn)高阻狀態(tài)，可以通過(guò)上拉電阻或下拉電阻的方式使處于穩(wěn)定狀態(tài)，具體視設(shè)計(jì)要求而定。?

一般說(shuō)的是I/O端口，有的可以設(shè)置，有的不可以設(shè)置，有的是內(nèi)置，有的是需要外接，I/O端口的輸出類(lèi)似于一個(gè)三極管的C，當(dāng)C接通過(guò)一個(gè)電阻和電源連接在一起的時(shí)候，該電阻成為上拉電阻，也就是說(shuō)，該端口正常時(shí)為高電平；C通過(guò)一個(gè)電阻和地連接在一起的時(shí)候，該電阻稱(chēng)為下拉電阻。?

上拉電阻是用來(lái)解決總線(xiàn)驅(qū)動(dòng)能力不足時(shí)提供電流的。一般說(shuō)法是上拉增大電流，下拉電阻是用來(lái)吸收電流。 ??

上拉電阻的具體應(yīng)用?

1、如果電平用OC(集電極開(kāi)路，TTL)或OD(漏極開(kāi)路，CMOS)輸出，那么不用上拉電阻是不能工作的， 這個(gè)很容易理解，管子沒(méi)有電源就不能輸出高電平了。?

2、如果輸出電流比較大，輸出的電平就會(huì)降低（電路中已經(jīng)有了一個(gè)上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平“拉高”。（就是并一個(gè)電阻在IC內(nèi)部的上拉電阻上， 讓它的壓降小一點(diǎn)）。當(dāng)然管子按需要工作在線(xiàn)性范圍的上拉電阻不能太小。當(dāng)然也會(huì)用這個(gè)方式來(lái)實(shí)現(xiàn)門(mén)電路電平的匹配?！??

3、當(dāng)TTL電路驅(qū)動(dòng)CMOS電路時(shí)，如果電路輸出的高電平低于CMOS電路的最低高電平（一般為3.5V）， 這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。?

4、OC門(mén)電路必須使用上拉電阻，以提高輸出的高電平值。?

5、為增強(qiáng)輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。?

6、在CMOS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗，提供泄荷通路。?

7、芯片的管腳加上拉電阻來(lái)提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限，增強(qiáng)抗干擾能力。?

8、提高總線(xiàn)的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。?

9、長(zhǎng)線(xiàn)傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。 ??

使用上拉電阻的注意事項(xiàng)?

需要注意的是，上拉電阻太大會(huì)引起輸出電平的延遲。（RC延時(shí)）一般CMOS門(mén)電路輸出不能給它懸空，都是接上拉電阻設(shè)定成高電平。?

上拉電阻阻值的選擇原則包括:?

1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。?

2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠小；電阻小，電流大。?

3、對(duì)于高速電路，過(guò)大的上拉電阻可能邊沿變平緩。

編輯：fqj