通用異步接收／發(fā)送器（UART）是一種通用串行數(shù)據(jù)總線，用于異步通信，可以實現(xiàn)全雙工通信。UART IP核是用在外部設(shè)備和Atera FPGA芯片上的SOPC間進(jìn)行串行通信的一種實現(xiàn)方式。它可以替代RS-232實現(xiàn)芯片與外設(shè)的輸入／輸出（I／O）操作。

GPS RTK（Real Time Kinematic）可以即時提供厘米級的定位解。在進(jìn)行動態(tài)定位時，基準(zhǔn)站將精確已知的GPS坐標(biāo)和觀測數(shù)據(jù)實時用微波鏈路傳給流動站，在流動站實時進(jìn)行差分處理，得到基準(zhǔn)站和流動站坐標(biāo)差；坐標(biāo)差加上基準(zhǔn)站坐標(biāo)得到流動站每個點坐標(biāo)。基準(zhǔn)站向終端用戶接收機(jī)提供的信息包括對GPS衛(wèi)星鐘、星歷數(shù)據(jù)、用戶測量偽距和載波相位等參數(shù)的修正。

本文所用的信號處理板可以作為GPS RTK基站使用，可以與其他基站組網(wǎng)接收差分修正數(shù)據(jù)定位或者本身的高精度單點定位輸出定位結(jié)果和差分修正數(shù)據(jù)。作為基準(zhǔn)站，不僅要實時輸出精確定位信息，而且需要與外界進(jìn)行差分?jǐn)?shù)據(jù)交換。由于同一時間需要大量持續(xù)差分?jǐn)?shù)據(jù)的輸入與輸出和用戶控制指令的輸入，設(shè)計采用了3個串口。

1 硬件結(jié)構(gòu)

信號處理板為FPGA+DSP結(jié)構(gòu)，具有多路A／D、D／A轉(zhuǎn)換器件。中頻信號經(jīng)A／D采樣后進(jìn)入FPGA完成去載波，PRN碼相關(guān)運算，IQ變換等操作后由DSP芯片進(jìn)行定位解算。通過串口輸入的用戶控制指令任意選擇串口對GPS定位結(jié)果的輸出和GPS差分修正數(shù)據(jù)的輸入輸出。

FPGA芯片上配置了3個串口，分別為UART0、UART1、UART2，由SOPC Builder分配相對應(yīng)的存儲映射空間和中斷請求。每個模塊均使用默認(rèn)的基地址，并分別設(shè)定UART0、UART1、UART2的數(shù)據(jù)輸入中斷請求號為IRQ1，IRQ2，IRQ3。另外，DSP芯片可能在任意時刻通過3個串口發(fā)送不同數(shù)據(jù)。

如果DSP對每個串口發(fā)送數(shù)據(jù)時均向NIOS II CPU發(fā)出中斷申請，則需要3根PIO管腳，占用太多針腳資源。本實現(xiàn)方案通過增加個串口控制寄存器，僅占用1根PIO管腳。

同時，對和DSP芯片進(jìn)行交互控制的PIO信號分配中斷請求號為IRQ0。

每個UART口都有輸入、輸出兩塊RAM作為緩存，數(shù)據(jù)位寬為16bits。其中，串口輸入緩存命名為ReadFromMemInterface，串口輸出緩存命名為WriteToMemIntedace（見圖2）。需要注意的是實際傳輸數(shù)據(jù)時，外部設(shè)備的串口參數(shù)的數(shù)據(jù)位長度設(shè)置為8 bits，因此需要在串口的軟件處理進(jìn)行字與字節(jié)的轉(zhuǎn)換。

圖3是NIOS II CPU在Quatus中的連線示意圖，即位于中心的inST6模塊。該CPU主要管腳定義如表1所示。

值得說明的是，ts_clk輸入時鐘20.46 MHz即為NIOS IICPU的時鐘頻率，串口波特率為115 200 bps，可由該時鐘分頻得到。DSP6713的EMIF為輸入輸出雙向32位，在本設(shè)計中串口部分僅使用低16位，使用三態(tài)門來控制數(shù)據(jù)流向。三態(tài)門輸入輸出的使能信號是dsp給出的ce空間使能信號ce_6713。

串口輸入數(shù)據(jù)先由NIOS II CPU寫入每個串口的輸入緩存，當(dāng)滿足條件時由out_pio管腳向dsp發(fā)出中斷，用以告知其可以讀取相應(yīng)串口的數(shù)據(jù)了，緩存的數(shù)據(jù)由dspread0傳遞至三態(tài)門tri_16.dsp讀取時三態(tài)門為dsp輸入方向，dsp的EMIF數(shù)據(jù)線evm_D隨即出現(xiàn)數(shù)據(jù)，配合EMIF地址線evm_A即可完成串口輸入數(shù)據(jù)向dsp傳遞；當(dāng)dsp有數(shù)據(jù)要經(jīng)串口輸出時，數(shù)據(jù)由dsp的EMIF數(shù)據(jù)線evm_D輸入，dsp通過in_pio向NIOS II CPU發(fā)出中斷信號，請求發(fā)送數(shù)據(jù)。詳細(xì)的發(fā)送接收流程見下文。

2 軟件設(shè)計

NIOS II CPU的控制代碼部分分為主函數(shù)和各種中斷響應(yīng)函數(shù)。在主函數(shù)里完成寄存器初始化、各串口數(shù)據(jù)輸出的任務(wù)。串口的中斷響應(yīng)函數(shù)則主要完成數(shù)據(jù)的輸入任務(wù)。

為了便于FPGA和DSP之間的控制信息交換，每個串口設(shè)有地址固定的長度各為32位（4字節(jié)）的輸入和輸出兩個控制寄存器。通過對各標(biāo)志位的讀寫操作即可實現(xiàn)系統(tǒng)對各串口的控制。串口的輸入控制寄存器定義見表2，輸出控制寄存器與之類似。

由于用戶控制指令（包括信號處理板配置參數(shù)、輸出數(shù)據(jù)類型控制等）與差分修正數(shù)據(jù)的數(shù)據(jù)長度和數(shù)據(jù)持續(xù)性有很大區(qū)別，在常規(guī)數(shù)據(jù)傳輸方式之外對每個串口增設(shè)數(shù)據(jù)塊傳輸模式。數(shù)據(jù)塊傳輸模式可用于持續(xù)性大量數(shù)據(jù)的輸入，采用每個串口對兩塊RAM進(jìn)行乒乓讀寫操作的來方案實現(xiàn)。是否采用數(shù)據(jù)塊傳輸模式由串口的控制寄存器中的第14位（P_flag）決定。對于非數(shù)據(jù)塊輸入模式中緩存大小需要根據(jù)常規(guī)數(shù)據(jù)最大長度來設(shè)定，過小會導(dǎo)致部分?jǐn)?shù)據(jù)丟失。當(dāng)有數(shù)據(jù)需要輸出時，由DSP向NIOS II CPU的RAM寫入各UART輸出控制寄存器的設(shè)定值，并通過GPIO向其發(fā)出中斷信號?？稍贜IOS II CPU的main函數(shù)中設(shè)置一個循環(huán)檢測是否有由DSP輸入的中斷信號，若有再檢測各UART的輸出控制寄存器。輸出流程圖如圖4所示。

圖4中SET_EN用于設(shè)置個串口的輸入模式（是否乒乓輸入及乒乓輸入時緩存的大?。┖痛谑鼓艿炔僮?，輸入控制寄存器的默認(rèn)值在系統(tǒng)初始化時由DSP寫入。

當(dāng)數(shù)據(jù)輸入時，NIOS II CPU檢測到來自串口的中斷請求，進(jìn)入對應(yīng)的中斷響應(yīng)程序。首先對數(shù)據(jù)傳輸模式進(jìn)行判斷，P_flag默認(rèn)值為0，表示非數(shù)據(jù)塊輸入模式。該模式下輸入的數(shù)據(jù)有特定的結(jié)尾標(biāo)志符組合，一旦檢測到結(jié)束標(biāo)志則發(fā)送已緩存的數(shù)據(jù)并完成狀態(tài)清零以便下次接收；P_flag為1則為連續(xù)數(shù)據(jù)塊輸入，當(dāng)Half_BAM0或Half_RAM1其中一塊寫滿時即向DSP發(fā)出中斷信號，DSP即進(jìn)入中斷服務(wù)程序讀取數(shù)據(jù)。程序流程圖如圖5所示。

3 結(jié)束語

采用Altera FPGA芯片上的NIOS II CPU控制串口的優(yōu)點是充分使用硬件資源，可以減輕DSP芯片的計算量。測試表明，NIOS II CPU工作頻率為20.46 MHz，串口波特率設(shè)置為115 200，數(shù)據(jù)位為8 bit，各串口可以同時正常輸入輸出。多串口可以同時輸入輸出數(shù)據(jù)，由指令可以靈活配置傳輸模式，以適應(yīng)不同數(shù)據(jù)傳輸類型的需求。

本文解決了單串口傳輸不能滿足GPS高精度接收機(jī)對多種數(shù)據(jù)同時輸入輸出的要求，實現(xiàn)了GPS定位結(jié)果、RTK差分?jǐn)?shù)據(jù)與外界的實時交換以及用戶控制命令的輸入。本方案的優(yōu)點是通過增加各串口的輸入／輸出控制寄存器，使DSP芯片可以僅以兩個GPIO資源實現(xiàn)原本需要3個串口輸入／輸出功能相對應(yīng)的6個中斷操作；采用NIOS II CPU進(jìn)行多串口控制可以減少硬件調(diào)試時間，節(jié)約FPGA片內(nèi)資源。不足之處是未實現(xiàn)串口波特率、數(shù)據(jù)位等實時配置。

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