本文檔的主要內(nèi)容詳細(xì)介紹的是華為的邏輯電平接口設(shè)計(jì)規(guī)范。

　　本規(guī)范介紹了在硬件開發(fā)過程中會(huì)涉及到的各類邏輯電平，如 TTL、CMOS、 ECL、LVDS、GTL 等，解釋了它們的輸入輸出特性、各種接口參數(shù)以及設(shè)計(jì)時(shí)要注意的問題等。

　　制定此規(guī)范的目的在于指導(dǎo)研發(fā)人員在硬件開發(fā)中如何進(jìn)行邏輯電平接口設(shè)計(jì)，并同時(shí)實(shí)現(xiàn)硬件開發(fā)的技術(shù)資源的共享，從而提高研發(fā)人員開發(fā)的效率和開發(fā)的質(zhì)量。

　　本規(guī)范適用于公司所有的產(chǎn)品。

　　JEDEC：Joint Electron Device Engineering Council，聯(lián)合電子設(shè)備工程協(xié)會(huì)。邏輯電平：有 TTL、CMOS、ECL、PECL、GTL；RS232、RS422、LVDS 等。

　　邏輯電平的一些概念

　　要了解邏輯電平的內(nèi)容，首先要知道以下幾個(gè)概念的含義：

　　1：輸入高電平（VIH）： 保證邏輯門的輸入為高電平時(shí)所允許的最小輸入高電平，當(dāng)輸入電平高于 VIH 時(shí)，則認(rèn)為輸入電平為高電平。

　　2：輸入低電平（VIL）：保證邏輯門的輸入為低電平時(shí)所允許的最大輸入低電平，當(dāng)輸入電平低于 VIL 時(shí)，則認(rèn)為輸入電平為低電平。

　　3：輸出高電平（VOH）：保證邏輯門的輸出為高電平時(shí)的輸出電平的最小值，邏輯門的輸出為高電平時(shí)的電平值都必須大于此 VOH。

　　4：輸出低電平（VOL）：保證邏輯門的輸出為低電平時(shí)的輸出電平的最大值，邏輯門的輸出為低電平時(shí)的電平值都必須小于此 VOL。

　　5：閥值電平（VT）： 數(shù)字電路芯片都存在一個(gè)閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)作時(shí)的電平。它是一個(gè)界于 VIL、VIH 之間的電壓值，對(duì)于 CMOS 電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平》 VIH，輸入低電平 VIH 》 VT 》 VIL 》 VOL。

　　6：IOH：邏輯門輸出為高電平時(shí)的負(fù)載電流（為拉電流）。

　　7：IOL：邏輯門輸出為低電平時(shí)的負(fù)載電流（為灌電流）。

　　8：IIH：邏輯門輸入為高電平時(shí)的電流（為灌電流）。

　　9：IIL：邏輯門輸入為低電平時(shí)的電流（為拉電流）。 扇出能力也就是輸出驅(qū)動(dòng)能力，通常用驅(qū)動(dòng)同類器件的數(shù)量來衡量。 TTL：扇出能力一般在 10 左右。

　　CMOS：靜態(tài)時(shí)扇出能力達(dá) 1000 以上，但 CMOS 的交流（動(dòng)態(tài)）扇出能力沒有這樣高，要根據(jù)工作頻率和負(fù)載電容來考慮決定。限制因素是輸入信號(hào)上升時(shí)間：本身輸出電阻和下級(jí)輸入電容形成積分電路影響輸入信號(hào)的上升時(shí)間（輸入信號(hào)從低電平上升到 VIH min 所需時(shí)間），實(shí)際電路當(dāng)中，盡量使被驅(qū)動(dòng)輸入端限制在 10 以內(nèi)。 ECL：由于 ECL 的工作速度高，考慮到負(fù)載電容的影響，ECL 的扇出一般限制在 10 以內(nèi)。

　　門電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的 TTL、CMOS、ECL 門分別稱為集電極開路（OC）、漏極開路