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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>華為FPGA硬件的靜態(tài)時序分析與邏輯設(shè)計

      華為FPGA硬件的靜態(tài)時序分析與邏輯設(shè)計

      2020-12-21 | rar | 0.58 MB | 次下載 | 免費

      資料介紹

      本文檔的主要內(nèi)容詳細(xì)介紹的是華為FPGA硬件的靜態(tài)時序分析與邏輯設(shè)計包括了：靜態(tài)時序分析一概念與流程，靜態(tài)時序分析一時序路徑，靜態(tài)時序分析一分析工具

      　　靜態(tài)時序分析是一種重要的邏輯驗證方法，設(shè)計者根據(jù)靜態(tài)時序分析的結(jié)果來修改和優(yōu)化邏輯，直到設(shè)計滿足要求。課程內(nèi)容◆靜態(tài)時序的概念、目的（要求掌握）◆靜態(tài)時序分析路徑（要求了解）◆靜態(tài)時序分析方法（要求掌握）◆靜態(tài)時序分析工具介紹（要求掌握 Timing Analyzer◆靜態(tài)時序分析報告及邏輯設(shè)計優(yōu)化（要求了解）

      　　靜態(tài)時序分析是一種驗證方法靜態(tài)時序分析的前提是同步邏輯設(shè)計。靜態(tài)時序分析工具通過路徑計算延遲的總和，并比較相對于預(yù)定義時鐘的延遲靜態(tài)時序分析僅關(guān)注時序間的相對關(guān)系而不是評估邏輯功能無需用向量去激活某個路徑，對所有的時序路徑進(jìn)行錯誤分析，能處理百萬門級的設(shè)計，分析速度比時序仿真工具快幾個數(shù)量級。在同步邏輯情況下，可以達(dá)到100%的時序路徑覆蓋靜態(tài)時序分析的目的是找出隱藏的時序問題，根據(jù)時序分析結(jié)果優(yōu)化邏輯或約束條件，使設(shè)計達(dá)到時序閉合（ timing closure）

      FPGA 華為 硬件
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