DATA_IN_FROM_PINS Input 來自外部IO數(shù)據(jù)輸入引腳

　　DATA_IN_TO_DEVICE Output CLK_OUT同步后的輸出數(shù)據(jù)

　　DELAY_BUSY Output IODELAY校準(zhǔn)和相位變化正在進(jìn)行忙信號(hào)

　　DELAY_CLK Input FPGA內(nèi)部邏輯同步時(shí)鐘，可接CLK_OUT

　　DELAY_DATA_CAL Input IODELAY相位校正信號(hào)

　　DELAY_DATA_CE Input 相位增加（減少）使能信號(hào)

　　DELAY_DATA_INC Input 相位增加（高）、減少（低）信號(hào)

　　CLK_IN Input 外部時(shí)鐘輸入引腳

　　CLK_OUT Output 時(shí)鐘輸出，用于FPGA內(nèi)部邏輯同步信號(hào)

　　IO_RESET Input IO模塊復(fù)位信號(hào)，高電平有效

　　（在ISE中從Instantation template中例化會(huì)有一個(gè)CLK_RESET信號(hào)，但在實(shí)際IP核里并沒有連接該信號(hào)）

　　對(duì)于動(dòng)態(tài)相位調(diào)整，IP核要求上電時(shí)進(jìn)行相位校正，通過置位DELAY_DATA_CAL信號(hào)來進(jìn)行校正，要花費(fèi)12~20個(gè)全局時(shí)鐘周期，隨后緊跟一個(gè)IO_RESET信號(hào)才能夠?qū)⑿Ｕ递d入模塊。隨后需要周期性的進(jìn)行相位校正，但不再需要進(jìn)行復(fù)位處理。

　　對(duì)于相位的調(diào)節(jié)，通過DELAY_DATA_CE與DELAY_DATA_INC進(jìn)行調(diào)節(jié)，調(diào)節(jié)后等待DELAY_BUSY信號(hào)復(fù)位后可進(jìn)行下一輪的調(diào)節(jié)。

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