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      電子發(fā)燒友網(wǎng)>電子資料下載>電源技術(shù)>基于FPGA的CAVLC解碼器設(shè)計(jì)

      基于FPGA的CAVLC解碼器設(shè)計(jì)

      2017-11-16 | rar | 1.82 MB | 次下載 | 免費(fèi)

      資料介紹

      　　為了提高H．264解碼器中基于上下文的自適應(yīng)變長(zhǎng)CAVLC解碼器的查表速度，本文給出了一種基于FPCJA的CAVLC解碼工程解決方案。首先在同一碼表中根據(jù)碼字前綴o的個(gè)數(shù)對(duì)碼表進(jìn)行分組，減小查表的遍歷深度。分組后再采用根據(jù)后綴計(jì)算查表，減少條件判斷的次數(shù)，以提高查表速度。

      基于FPGA的CAVLC解碼器設(shè)計(jì)

      FPGA 解碼器 CAVLC
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