本文檔的主要內(nèi)容詳細(xì)介紹的是VHDL的設(shè)計(jì)基礎(chǔ)知識(shí)資料免費(fèi)下載。

　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言風(fēng)格和語(yǔ)法規(guī)范類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體分成外部（可視部分，端口）和內(nèi)部（不可視部分，內(nèi)部功能、算法）兩部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義外部界面后，一旦其內(nèi)部開發(fā)完成后，其他設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)、外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。

　　應(yīng)用VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)：

　　支持自頂向下的設(shè)計(jì)方法，具有更強(qiáng)的行為描述能力，抽象的行為描述避開了具體器件的結(jié)構(gòu)。

　　支持模塊化的設(shè)計(jì)方法，將大規(guī)模的設(shè)計(jì)分解并利用已有的設(shè)計(jì)模塊。

　　硬件描述與與具體的器件的結(jié)構(gòu)工藝無(wú)關(guān)，具有很強(qiáng)的移植能力。

　　可通過(guò)修改類屬語(yǔ)句和子程序調(diào)用選擇設(shè)計(jì)的規(guī)模與結(jié)構(gòu)。

　　一個(gè)完整的VHDL語(yǔ)言的設(shè)計(jì)程序由以下5個(gè)部分組成：

　　庫(kù)（Library）：庫(kù)中存放了編譯過(guò)的包集合定義、實(shí)體定義、構(gòu)造體定義和配置定義。 ；

　　程序包（Package）：程序包中包含了一些常用的可供引用的包含了數(shù)據(jù)類型、子程序說(shuō)明、元件說(shuō)明和屬性等；

　　實(shí)體（Entity ）：實(shí)體定義本設(shè)計(jì)的輸入輸出接口；

　　結(jié)構(gòu)體（Architecture）：結(jié)構(gòu)體對(duì)設(shè)計(jì)的實(shí)體行為或結(jié)構(gòu)進(jìn)行描述；

　　配置（Configuration） ：配置為實(shí)體選定某個(gè)特定的結(jié)構(gòu)體。

　　其中實(shí)體與結(jié)構(gòu)體是VHDL語(yǔ)言程序中必不可少的。

　　VHDL語(yǔ)言中的庫(kù)主要有以下幾種：

　　IEEE庫(kù)：是IEEE的標(biāo)準(zhǔn)庫(kù)，包含了一些常用的包集合，如： STD_LOGIC_1164、STD_LOGIC_SIGNED、STD_LOGIC_UNSIGNED、STD_LOGIC_ARITH等；引用IEEE庫(kù)中的包集合數(shù)據(jù)，在程序的開頭部分必需編寫與該包集合相關(guān)的庫(kù)說(shuō)明與包集合說(shuō)明語(yǔ)句。

　　STD庫(kù)：是VHDL語(yǔ)言的標(biāo)準(zhǔn)庫(kù)，包含了VHDL語(yǔ)言中的標(biāo)準(zhǔn)包集合“STANDARD”，引用該包集合中的數(shù)據(jù)時(shí)，程序的開頭部分無(wú)需編寫與該包集合相關(guān)的庫(kù)說(shuō)明與包集合說(shuō)明語(yǔ)句。

　　ASIC庫(kù)：是各個(gè)可編程器件制造商提供的面向ASIC的邏輯門庫(kù)，引用其中的包集合時(shí)必須有相應(yīng)的庫(kù)和包集合說(shuō)明語(yǔ)句；

　　WORK庫(kù)：是設(shè)計(jì)師用VHDL語(yǔ)言編寫的模塊，引用時(shí)無(wú)需說(shuō)明語(yǔ)句；

　　用戶庫(kù)：是用戶自己開發(fā)的庫(kù)和包集合，引用時(shí)需要先說(shuō)明；