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版圖設(shè)計(jì)人員和 CAD 工程師利用多種工具，例如 Calibre RealTime 平臺(tái)和 Calibre nmDRC Recon 早期設(shè)計(jì) DRC 工具，來加速他們的 DRC 收斂過程，從而將其流片計(jì)劃縮短數(shù)周之多。...
智能科技已經(jīng)無縫融入到每個(gè)人的生活中。使用智能音箱查詢天氣、播放歌曲、甚至進(jìn)行會(huì)議提醒確實(shí)很方便，但如果黑客能夠訪問你所有的數(shù)據(jù)和交易信息，那會(huì)不會(huì)是一場(chǎng)災(zāi)難呢？在萬物智能（Pervasive Intelligence）時(shí)代，人工智能（AI）和安全已經(jīng)成為超越傳統(tǒng)芯片設(shè)計(jì)界限的關(guān)鍵因素。 半導(dǎo)體行業(yè)...
當(dāng)前的電源設(shè)計(jì)正越來越多地轉(zhuǎn)向更高級(jí)別的架構(gòu)，包括高效拓?fù)浜蛿?shù)字電源。因此，工程師們現(xiàn)在希望通過人工智能進(jìn)行更大量的數(shù)字仿真，以推動(dòng)日益復(fù)雜的設(shè)計(jì)以及電源和射頻工作。...
DFT Design For Test，可測(cè)性設(shè)計(jì)。芯片內(nèi)部往往都自帶測(cè)試電路，DFT的目的就是在設(shè)計(jì)的時(shí)候就考慮將來的測(cè)試。DFT的常見方法就是，在設(shè)計(jì)中插入掃描鏈，將非掃描單元（如寄存器）變?yōu)閽呙鑶卧?..
十多年來，EDA高層管理人員一直在尋求擴(kuò)展到相鄰市場(chǎng)的機(jī)會(huì)但無果。實(shí)際上，直到2016年西門子以45億美元收購Mentor Graphics之前，該領(lǐng)域唯一重要的一步是朝相反的方向邁出的。自那時(shí)以來，有三件事發(fā)生了根本性的變化。...
一個(gè)完整的電路設(shè)計(jì)中必然包含前仿真和后仿真兩個(gè)部分，它們都屬于芯片驗(yàn)證中的關(guān)鍵環(huán)節(jié)。...
封裝內(nèi)集成的基本單元是上一步完成的裸芯片或者小芯片Chiplet，我們稱之為功能單元 (Function Unit)，這些功能單元在封裝內(nèi)集成形成了SiP。...
從液態(tài)的熔融硅中生長單晶硅的及基本技術(shù)稱為直拉法（Czochralski）。半導(dǎo)體工業(yè)中超過90%的單晶硅都是采用這種方法制備的。...
在當(dāng)前高速設(shè)計(jì)中，主流的還是PAM4的設(shè)計(jì)，包括當(dāng)前的56G，112G以及接下來的224G依然還是這樣。突破摩爾定律2.5D和3D芯片的設(shè)計(jì)又給高密度高速率芯片設(shè)計(jì)帶來了空間。...
EDA，是指電子設(shè)計(jì)自勱化（ Electronic Design Automation）用于芯片設(shè)計(jì)時(shí)的重要工具，設(shè)計(jì)時(shí)工程師會(huì)用程式碼規(guī)劃芯片功能，再透過EDA 工具讓程式碼轉(zhuǎn)換成實(shí)際的電路設(shè)計(jì)圖。...
制程技術(shù)決定了芯片上晶體管的尺寸和密度。較小的晶體管尺寸意味著更高的集成度，可以提供更高的性能和更低的功耗。...
先進(jìn)封裝中架構(gòu)的豐富性和失敗的高成本鼓勵(lì)器件設(shè)計(jì)流程和封裝廠之間更密切的合作。EDA 公司和 OSAT 正在開發(fā)協(xié)作設(shè)計(jì)工具集，以提高封裝性能、降低成本并縮短集成封裝的上市時(shí)間。...
納米片晶體管并不能拯救摩爾定律，也不能解決代工廠在最先進(jìn)工藝節(jié)點(diǎn)上面臨的所有挑戰(zhàn)。為了克服這些問題，代工廠正在尋求各種創(chuàng)新，例如背面供電（BSPD），以在節(jié)省功耗的同時(shí)從晶體管之間的互聯(lián)中獲得更多性能。...
機(jī)遇總是與挑戰(zhàn)并存，目前國內(nèi)在高端EDA工具研發(fā)方面，面臨著如Synopsys、Cadence和Mentor等國際EDA供應(yīng)商的巨大挑戰(zhàn)，即使是作為本土最大的EDA公司，華大九天目前也只能夠提供產(chǎn)業(yè)所需EDA解決方案的1/3左右。...
SOC ( System on Chip）是在同一塊芯片中集成了CPU、各種存儲(chǔ)器、總線系統(tǒng)、專用模塊以及多種l/O接口的系統(tǒng)級(jí)超大規(guī)模集成電路。 由于SOC芯片的規(guī)模比較大、內(nèi)部模塊的類型以及來源多樣，因此SOC芯片的DFT面臨著諸多問題。...
當(dāng)IC設(shè)計(jì)的規(guī)模越來越大，功能和復(fù)雜度越來越高時(shí)，不斷增加的功耗密度，成為了阻礙高性能芯片開發(fā)的一道壁壘。...
晶圓代工成熟制程廠商面臨產(chǎn)能利用率六成保衛(wèi)戰(zhàn)，聯(lián)電、世界先進(jìn)和力積電等指標(biāo)廠為搶救產(chǎn)能利用率，大砍明年首季報(bào)價(jià)，幅度達(dá)兩位數(shù)百分比，項(xiàng)目客戶降幅更高達(dá)15%-20%。...
考慮當(dāng)今使用的層次結(jié)構(gòu)形式的最簡(jiǎn)單方法是要求工程師從概念上設(shè)計(jì)一個(gè)系統(tǒng)。他們可能會(huì)開始繪制一個(gè)包含大塊的框圖，其中包含 CPU、編碼器、顯示子系統(tǒng)等標(biāo)簽。這不是一個(gè)功能層次結(jié)構(gòu)，盡管許多劃分的塊被認(rèn)為是提供功能的。這也不是純粹的結(jié)構(gòu)分解，因?yàn)樵谛酒校磺卸甲兂闪司w管的無定形海洋。...
在現(xiàn)代通信技術(shù)中，半雙工和全雙工數(shù)據(jù)傳輸是兩種常見的數(shù)據(jù)傳輸方式。本文將為大家詳細(xì)解析這兩種傳輸方式在芯片設(shè)計(jì)中的應(yīng)用和區(qū)別，幫助大家更好地理解芯片設(shè)計(jì)中的通信原理。...
DIP是很多中小規(guī)模集成電路喜歡采用的封裝形式，其引腳數(shù)一般不超過100個(gè)。采用DIP封裝的CPU芯片有兩排引腳，在使用時(shí)，需要插入到具有DIP結(jié)構(gòu)的芯片插座上，也可以直接插在電路板上進(jìn)行焊接，如傳統(tǒng)的8051單片機(jī)很多采用這種封裝形式。...
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