GRE是Global Route Environment的縮寫，中文意思為全局布線環(huán)境，運(yùn)用具備階層化意識(shí)的全面繞線引擎與圖形式互連流程規(guī)劃程序。通GRE技術(shù)在短時(shí)間就可以開發(fā)出包含眾多互連總線與芯片引腳數(shù)的復(fù)雜且高速的設(shè)計(jì)組件。此外，運(yùn)用GRE技術(shù)后便于工程師實(shí)現(xiàn)更佳的功能密度與系統(tǒng)效能最大化。Cadence這項(xiàng)系統(tǒng)互連設(shè)計(jì)解決方案，為PCB設(shè)計(jì)人員提供智能型規(guī)劃和繞線的環(huán)境，節(jié)省大量的時(shí)間、增進(jìn)功能密度并提升效能，同時(shí)也大幅降低成本。

01

GRE布線規(guī)劃模式

GRE提供不同的Options選項(xiàng)，來應(yīng)對(duì)不同的設(shè)計(jì)要求，全功能的GRE功能要在Allegro啟動(dòng)的時(shí)候勾選Full GRE才能實(shí)現(xiàn)，或者通過File菜單--Change Editor選項(xiàng)進(jìn)行切換后勾選Full GRE復(fù)選項(xiàng)后才能實(shí)現(xiàn)。如下圖1所示。

圖1 全功能的GRE功能啟動(dòng)

進(jìn)入Allegro界面之后，想要啟動(dòng)GRE首先要選擇GRE的功能模式，然后在Allegro的界面中選擇setup菜單--Application mode--Flow Planning命令切換到該模式才能實(shí)現(xiàn)布線GRE規(guī)劃。

圖2 模式切換到Flow Planning

02

GER的參數(shù)設(shè)置

GER參數(shù)設(shè)置在Setup菜單--Design Parameter命令下的Flow Planning選項(xiàng)卡中。在General選項(xiàng)組里面，可以在設(shè)置Flow-line relative width文本框和Flow via relative size文本框中設(shè)置比例比例，用來定義一組飛線抽象成Bundle或者Flow后的寬度和過孔大小。如下圖4和5所示。一般設(shè)置成100-150%為宜，或者根據(jù)自己的經(jīng)驗(yàn)和板子上線的密度來定義。該參數(shù)對(duì)Bundle和Flow的設(shè)置全局有效，在該處的修改，對(duì)所有的Bundle和Flow都有效。

圖3Flow Planning General選項(xiàng)卡

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圖4 100%的顯示效果

圖5 200%的顯示效果

Bundle的命名規(guī)則也是可以修改的，可以針對(duì)單獨(dú)的Bundle來設(shè)置特殊的名字，點(diǎn)擊就能進(jìn)行編輯操作。Bundle的命名設(shè)置功能有限，修改了規(guī)則只對(duì)以后新建立的有效，之前的無效。如下圖7所示。點(diǎn)擊Show Element命令可以查看Bundle的名稱如下圖6所示。

圖6Bundle的命名規(guī)則修改

關(guān)于Expanded Rakes選項(xiàng)，若該選項(xiàng)設(shè)置成Off，飛線的顯示是經(jīng)過軟件優(yōu)化過的，該模式下連接線很順暢且不存在交叉的情況，但這并不是真實(shí)的情況，它只是表明了元件和元件之間有多少飛線。若設(shè)置成On，元件和元件之間的飛線顯示的將是真實(shí)的連接關(guān)系，能看到飛線是否存在交叉不順暢的問題，建議將該項(xiàng)設(shè)置成On以便于對(duì)元件的布局進(jìn)行調(diào)整。

Auto Bundle的設(shè)置選項(xiàng)頁，用來定義自動(dòng)創(chuàng)建Bundle時(shí)一些參數(shù)的配置，具體如下。

（1）Minimum Rat Count文本框用來定義一個(gè)Bundle最小飛線數(shù)量，默認(rèn)是5，表示具備5根以上的飛線時(shí)系統(tǒng)才會(huì)自動(dòng)創(chuàng)建一個(gè)Bundle。

（2）Pin Proximity文本框用來定義同一個(gè)Bundle的Pin引腳之間的最遠(yuǎn)距離，只有在該距離之內(nèi)的飛線，系統(tǒng)才會(huì)自動(dòng)創(chuàng)建一個(gè)Bundle。

（3）Members must go to the same component單選框用來定義組成Bundle的飛線是否要同屬一個(gè)元件。One end單選項(xiàng)定義屬于同一元件網(wǎng)絡(luò)，Both ends單選項(xiàng)定義屬于不同元件網(wǎng)絡(luò)。

（4）Members must be in the same bus復(fù)選框用來定義組成Bundle的飛線是否屬于同一組總線。勾選后自動(dòng)創(chuàng)建的Bundle會(huì)屬于同一個(gè)總線。如下圖7所示。

圖7Auto Bundle的設(shè)置選項(xiàng)

Routing Controls是布線參數(shù)的設(shè)置，設(shè)定繞線蛇形線布線的間距、和線之間的距離，線的轉(zhuǎn)角，最小的間距等參數(shù)。

圖8 Routing Controls布線參數(shù)設(shè)置

下期預(yù)告：實(shí)例講解 | GRE的處理辦法

通過4片DDR3中的1片為實(shí)例進(jìn)行講解，在Allegro中GRE處理的基本元素就是Bundle，詳細(xì)講解如何手動(dòng)創(chuàng)建、自動(dòng)創(chuàng)建、通過規(guī)則管理器來創(chuàng)建Bundle，并且編輯管理Bundle的詳細(xì)操作。

教大家如何運(yùn)用全局布線GRE規(guī)劃應(yīng)用技術(shù)提升智能繞線規(guī)劃增強(qiáng)高密度PCB的設(shè)計(jì)效率。