今天我們要介紹的時(shí)序分析概念是 clock gate 。 clock gate cell是用data signal控制clock信號(hào)的cell，它被頻繁地用在多周期的時(shí)鐘path，可以節(jié)省功耗。如下圖所示：

我們經(jīng)常說(shuō)的reg2clockgate path的setup和hold檢查，就是指：clock gate上enable信號(hào)要比clock信號(hào)提前到達(dá)一段時(shí)間和保持一段時(shí)間。

通常，clock gate上的setup會(huì)比較難收斂，因?yàn)槿缦聢D對(duì)于clock gate的timing path，天然會(huì)穿在skew k；clock tree必然不balance。在實(shí)際設(shè)計(jì)中，我們一般會(huì)盡量將clock gate 單元放在寄存器附近以減小skew。也可以采用 set_clock_gating_check ，加大對(duì)clock gate timing的約束。

常見(jiàn)的clock gating cell有 ICG cell (integrated clock gating cell)和 clock gating logical cell (and+low latch)?，F(xiàn)在一般library庫(kù)里都帶有ICG cell了，clock gating logical cell已經(jīng)不常用了

對(duì)于clock gating cell，synthesis前就會(huì)插入，本身和CTS沒(méi)太大關(guān)系,

一般只要確保clock timing check打開(kāi)的就行，就是如下global變量設(shè)成true

timing_enable_clock2clock_clockgating_check

另外，CTS工具會(huì)對(duì)其做clone,declone操作.

ICG cell Clone: 受相同ICG cell控制的時(shí)序單元較多或者分布不均勻時(shí)，就會(huì)導(dǎo)致ICG cell連線過(guò)長(zhǎng)，這時(shí)可以通過(guò)clone ICG cell進(jìn)行優(yōu)化

ICG cell De-Clone: 受相同ICG cell控制的時(shí)序單元較少，就會(huì)導(dǎo)致ICG cell數(shù)量過(guò)多，設(shè)計(jì)density增大。這時(shí)可以通過(guò)De-clone ICG cell進(jìn)行優(yōu)化。