2024年3月14日，由達(dá)摩院主辦的第二屆玄鐵RISC-V生態(tài)大會在深圳圓滿舉行。大會以“開放·連接”為主題，聚焦了RISC-V技術(shù)在各行業(yè)中的商業(yè)化成功案例及其最新研發(fā)成果。

思爾芯，作為國內(nèi)首家數(shù)字EDA供應(yīng)商，不僅應(yīng)邀參與此次盛會，還在會場設(shè)立了展臺，向參會者展示了針對RISC-V開發(fā)的全面的數(shù)字前端解決方案，賦能芯片設(shè)計(jì)。

面對RISC-V技術(shù)日益滲透各行業(yè)的趨勢，盡管其開源、簡潔和高度可擴(kuò)展的特點(diǎn)受到廣泛贊譽(yù)，但其生態(tài)系統(tǒng)的完善仍面臨挑戰(zhàn)，尤其是系統(tǒng)碎片化問題。為此，思爾芯通過“芯神匠”的系統(tǒng)和應(yīng)用性能分析、“芯神瞳”的評估架構(gòu)配置和軟件性能分析、“芯神鼎”的規(guī)范符合性測試等策略，致力于構(gòu)建一個更高效、更穩(wěn)定的RISC-V平臺。


大會現(xiàn)場，思爾芯Prodigy芯神瞳原型驗(yàn)證解決方案如何助力RISC-V開發(fā)受到關(guān)注。這套解決方案在面對高度碎片化的RISC-V市場應(yīng)用時，提供了一系列關(guān)鍵功能，如系統(tǒng)驗(yàn)證與演示、多種調(diào)試方法，以及原型驗(yàn)證云服務(wù)等，這些都極大地支持了RISC-V的開發(fā)和應(yīng)用。
針對RISC-V架構(gòu)的開放和模塊化特性，思爾芯的AXI Chip to Chip IP優(yōu)化了數(shù)據(jù)傳輸流程，提高了多核AXI-based SoC的數(shù)據(jù)處理能力，這對執(zhí)行復(fù)雜計(jì)算和處理大量數(shù)據(jù)的RISC-V應(yīng)用至關(guān)重要。此外，隨著RISC-V越來越依賴于處理高性能計(jì)算任務(wù)的能力，思爾芯的Chiplink AXI IP方案支持高達(dá)1024位寬的AXI DATA位寬，并能在每個Bank支持最多4組AXI協(xié)議，同時提供多種可配置的Serdes線速率，顯著提升了多核處理器和AXI周邊設(shè)備的速度和性能。

擁抱開源，與世界協(xié)同創(chuàng)新。中國工程院院士倪光南院士在大會上強(qiáng)調(diào)了RISC-V在國際上成為重要力量的期望，并呼吁大家協(xié)同創(chuàng)新，共同為RISC-V生態(tài)的發(fā)展貢獻(xiàn)力量。思爾芯所展示的針對RISC-V創(chuàng)新技術(shù)和解決方案，這些創(chuàng)新對于滿足日益增長的RISC-V應(yīng)用性能要求至關(guān)重要，并推動了RISC-V生態(tài)系統(tǒng)的成熟與發(fā)展。