隨著新設(shè)計(jì)采用具有更高速SerDes的FPGA，SoC，ASIC和CPU，了解參考時序?qū)φw系統(tǒng)性能的影響顯得越來越重要。Silicon Labs（亦稱“芯科科技”）將于10月12日舉辦在線研討會，主題為：“在網(wǎng)絡(luò)和數(shù)據(jù)中心應(yīng)用中優(yōu)化10/25/40/56 Gb/s SerDes性能的5種時鐘樹設(shè)計(jì)技術(shù)”，將能助您掌握時鐘設(shè)計(jì)與應(yīng)用要點(diǎn)，進(jìn)一步提升數(shù)據(jù)中心的性能。

請加入我們2017年10月12日星期四早上10:00舉行約達(dá)一小時的線上研討會，我們將在活動最後的問與答直播時段回答您的問題。請點(diǎn)擊“閱讀原文”即刻進(jìn)行報(bào)名！

時鐘在線研討會詳細(xì)信息

主題：在網(wǎng)絡(luò)和數(shù)據(jù)中心應(yīng)用中優(yōu)化10/25/40/56 Gb/s SerDes性能的5種時鐘樹設(shè)計(jì)技術(shù)

日期：2017年10月12日(星期四)

時間：香港時間10:00點(diǎn)鐘

時長：1小時

主講人：Silicon Labs時鐘產(chǎn)品應(yīng)用工程經(jīng)理莫凌宇

內(nèi)容摘要：此次網(wǎng)絡(luò)研討會將討論關(guān)于10G/25G/40G/56G設(shè)計(jì)方面的時序要求，解釋何時使用時鐘與振蕩器，并針對降低信號完整的系統(tǒng)性因素，檢視如何估算抖動和/或相位噪聲容限來選擇最佳時序解決方案。同時還會介紹如何使用常見的測試設(shè)備和軟件工具來簡化設(shè)計(jì)的過程，以提供實(shí)用的準(zhǔn)則來克服常見的時序設(shè)計(jì)挑戰(zhàn)。

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