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?LMK1D1204P 低附加抖動(dòng)LVDS緩沖器技術(shù)文檔總結(jié)

科技綠洲 ? 2025-09-11 15:05 ? 次閱讀
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LMK1D1204P時(shí)鐘緩沖器將兩個(gè)可選時(shí)鐘輸入(IN0和IN1)中的一個(gè)分配給4對(duì)差分LVDS時(shí)鐘輸出(OUT0至OUT3),時(shí)鐘分配的偏斜最小。輸入可以是 LVDS、LVPECL、LVCMOS、HCSL 或 CML。

該LMK1D1204P專為驅(qū)動(dòng) 50 Ω輸電線路而設(shè)計(jì)。在單端模式下驅(qū)動(dòng)輸入時(shí),向未使用的負(fù)輸入引腳施加適當(dāng)?shù)钠秒妷?。IN_SEL引腳選擇路由到輸出的輸入。該器件支持故障安全輸入功能。該器件還集成了輸入遲滯,可防止在沒有輸入信號(hào)的情況下輸出隨機(jī)振蕩。
*附件:lmk1d1204p.pdf

通過將相應(yīng)的OEx引腳設(shè)置為邏輯高電平“1”來(lái)使能每個(gè)LVDS差分輸出。如果該引腳設(shè)置為邏輯低電平“0”,則輸出在高Z狀態(tài)下被禁用,從而降低功耗。

該器件在1.8V、2.5V或3.3V電源環(huán)境中工作,特性范圍為–40°C至105°C(環(huán)境溫度)。

特性

  • 高性能LVDS時(shí)鐘緩沖器系列,具有2個(gè)輸入和4個(gè)輸出(2:4)
  • 輸出頻率高達(dá) 2 GHz
  • 用于單個(gè)輸出啟用/禁用的硬件引腳
  • 電源電壓:1.8 V / 2.5 V / 3.3 V ± 5%
  • 低附加抖動(dòng):在156.25 MHz時(shí),在12 kHz至20 MHz范圍內(nèi),最大值<60 fs rms
    • 極低的本底相位噪聲:-164 dBc/Hz(典型值)
  • 極低的傳播延遲:最大< 575 ps
  • 輸出偏斜:最大20 ps
  • 故障安全輸入
  • 通用輸入接受 LVDS、LVPECL、LVCMOS、HCSL 和 CML
  • LVDS基準(zhǔn)電壓,V AC_REF,可用于電容耦合輸入
  • 工業(yè)溫度范圍:–40°C 至 105°C
  • 可用套餐:
    • 5 mm × 5 mm、28 引腳 VQFN (RHD)

參數(shù)
image.png

方框圖

image.png
?1. 產(chǎn)品概述?
LMK1D1204P是德州儀器(TI)推出的高性能LVDS時(shí)鐘緩沖器,具有以下核心特性:

  • ?2輸入4輸出架構(gòu)?:支持2路可選時(shí)鐘輸入(IN0/IN1)分配至4對(duì)差分LVDS輸出(OUT0-OUT3)。
  • ?低抖動(dòng)性能?:附加抖動(dòng)<60 fs RMS(12 kHz–20 MHz頻段@156.25 MHz),相位噪聲低至-164 dBc/Hz。
  • ?寬頻支持?:輸出頻率最高達(dá)2 GHz,支持LVDS/LVPECL/LVCMOS/HCSL/CML多種輸入類型。
  • ?靈活控制?:通過硬件引腳(OE0-OE3)獨(dú)立啟用/禁用輸出,禁用時(shí)呈高阻態(tài)以降低功耗。

?2. 關(guān)鍵參數(shù)?

  • ?電源電壓?:1.8V/2.5V/3.3V ±5%,工業(yè)級(jí)溫度范圍(-40°C至105°C)。
  • ?時(shí)序特性?:傳播延遲<575 ps,輸出偏斜<20 ps。
  • ?封裝?:5mm×5mm 28引腳VQFN(RHD),集成散熱焊盤。

?3. 應(yīng)用場(chǎng)景?

  • 電信/網(wǎng)絡(luò)設(shè)備、醫(yī)療成像、測(cè)試儀器
  • 無(wú)線基礎(chǔ)設(shè)施、專業(yè)音視頻系統(tǒng)

?4. 功能模式?

  • ?輸入選擇?:通過IN_SEL引腳切換輸入源(IN0或IN1),懸空時(shí)禁用輸入緩沖。
  • ?輸出控制?:各輸出通道可通過OEx引腳獨(dú)立啟用(邏輯高電平)或禁用(邏輯低電平)。

?5. 設(shè)計(jì)要點(diǎn)?

  • ?輸入處理?:支持直流/交流耦合,需根據(jù)輸入類型(如LVDS/LVPECL)配置匹配電阻或偏置電壓。
  • ?輸出端接?:推薦100Ω差分端接(靠近接收器),未用輸出應(yīng)禁用以優(yōu)化功耗。
  • ?電源濾波?:建議每電源引腳就近放置0.1μF去耦電容,必要時(shí)串聯(lián)磁珠抑制高頻噪聲。

?6. 典型應(yīng)用示例?
文檔展示了156.25 MHz時(shí)鐘分配方案,包括:

  • LVDS背板輸入通過AC耦合接入,LVCMOS振蕩器輸入通過電阻分壓匹配。
  • 輸出驅(qū)動(dòng)PHY、FPGA等設(shè)備,分別采用DC耦合(內(nèi)部端接)或AC耦合(外部電容)設(shè)計(jì)。

?7. 性能驗(yàn)證?

  • 實(shí)測(cè)附加抖動(dòng)39.7 fs RMS(參考源24 fs RMS),驗(yàn)證低噪聲特性。
  • 提供PCB布局指南,強(qiáng)調(diào)散熱焊盤需焊接至地平面以優(yōu)化熱性能。
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
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