CDCE421A：高性能低相位噪聲時鐘發(fā)生器的深度解析

在電子設(shè)計領(lǐng)域，時鐘發(fā)生器的性能對整個系統(tǒng)的穩(wěn)定性和可靠性起著至關(guān)重要的作用。今天，我們就來深入探討德州儀器（TI）推出的CDCE421A，一款高性能、低相位噪聲的時鐘發(fā)生器。

文件下載：cdce421a.pdf

一、CDCE421A的主要特性

1. 電源與輸出類型

CDCE421A采用3.3V單電源供電，支持LVPECL或LVDS輸出模式。這種設(shè)計使得它在不同的應(yīng)用場景中都能靈活適配，滿足多樣化的需求。

2. 高性能時鐘乘法器

它集成了晶體振蕩器電路和頻率合成器，能夠?qū)崿F(xiàn)高效的時鐘信號處理。其低輸出抖動特性尤為突出，典型的RMS抖動僅為380fs（從10kHz到20MHz），這對于對時鐘精度要求極高的應(yīng)用來說至關(guān)重要。

3. 低相位噪聲

在高頻（如708 - MHz LVPECL）下，CDCE421A表現(xiàn)出出色的低相位噪聲性能。通常在離載波10kHz處為 - 109dBc/Hz，在10MHz處為 - 146dBc/Hz，有效減少了信號干擾，提高了系統(tǒng)的穩(wěn)定性。

4. 輸入與輸出頻率范圍

支持27.35MHz至38.33MHz的晶體或LVCMOS輸入頻率，輸出頻率范圍則從10.9MHz到766.7MHz以及875.2MHz到1175MHz，覆蓋了較寬的頻率區(qū)間，適用于多種不同頻率需求的應(yīng)用。

5. 輸出接口

提供LVDS和LVPECL兩種輸出接口。LVDS輸出適用于10.9 - MHz至400 - MHz的頻率范圍，具有100 - Ω差分片外終端；LVPECL輸出則適用于10.9 - MHz至1.175 - GHz的頻率范圍，滿足不同的高速數(shù)據(jù)傳輸需求。

6. 內(nèi)部結(jié)構(gòu)與功耗

內(nèi)部集成了兩個電壓控制振蕩器（VCO），支持寬輸出頻率范圍，同時還配備了可編程環(huán)路濾波器。在功耗方面，3.3V供電時，LVDS模式下典型功耗為274mW，LVPECL模式下為250mW，具有較好的節(jié)能效果。

7. 其他特性

具備芯片使能控制引腳，方便對設(shè)備進(jìn)行開關(guān)控制；采用簡單的串行接口，允許在制造后進(jìn)行編程；集成了片上非易失性存儲器（EEPROM），無需施加高電壓即可存儲設(shè)置；采用4 - mm × 4 - mm QFN - 24封裝，體積小巧，便于集成；ESD保護(hù)超過2kV（HBM），提高了設(shè)備的可靠性；工作溫度范圍為 - 40°C至 + 85°C，適用于工業(yè)環(huán)境。

二、工作原理與輸出頻率計算

CDCE421A內(nèi)部有兩個基于LC的低噪聲電壓控制振蕩器（VCO），工作在1.750 - GHz至2.350 - GHz頻率范圍。它還集成了晶體振蕩器，與外部AT - 切割晶體配合，為基于鎖相環(huán)（PLL）的頻率合成器提供穩(wěn)定的頻率參考。 輸出頻率（(f{OUT})）與輸入晶體頻率（(f{XTAL})）成正比，通過預(yù)分頻器、反饋分頻器、輸出分頻器和VCO選擇來設(shè)置輸出頻率。計算公式為： [f{XTAL}=left(frac{Output Divider}{Feedback Divider}right) × f{OUT}] 其中，輸出分頻器取值為1、2、4、8、16和32；反饋分頻器取值為12、16、20和32，且反饋分頻器會根據(jù)預(yù)分頻器設(shè)置自動調(diào)整，預(yù)分頻器和反饋分頻器的乘積應(yīng)在60至64之間，以維持穩(wěn)定的控制環(huán)路。

三、引腳描述與功能

四、設(shè)備設(shè)置與配置

1. 晶體頻率選擇

通過查詢相關(guān)表格（如文檔中的Table 2和Table 3），可以根據(jù)所需的輸出頻率確定對應(yīng)的輸入晶體頻率、VCO選擇、輸出分頻器、預(yù)分頻器設(shè)置和反饋分頻器。例如，若要生成622.08MHz的輸出頻率，根據(jù)表格可知應(yīng)選擇VCO1，輸出分頻器為1，預(yù)分頻器設(shè)置為3，然后通過公式計算出所需的AT - 切割晶體頻率為31.154MHz。

2. 串行接口與控制

CDCE421A采用TI專有的接口協(xié)議，可通過單個輸入引腳（SDATA）進(jìn)行配置和編程。該接口僅支持向設(shè)備寫入數(shù)據(jù)，若要讀取寄存器內(nèi)容，可在輸入引腳發(fā)送讀取命令，并監(jiān)測輸出引腳（LVDS或LVPECL）。在EEPROM編程階段，設(shè)備需要3.3V ± 300mV的穩(wěn)定電源電壓，以確保數(shù)據(jù)安全寫入。

五、編程與操作模式

1. 編程命令

CDCE421A有多種編程命令，如進(jìn)入編程模式（001100）、進(jìn)入寄存器回讀模式（111011）、寫入不同的字（如Write to Word0 - Word5）以及各種狀態(tài)機(jī)跳轉(zhuǎn)命令等。每個命令都有特定的時序要求，必須按照規(guī)定順序和時間發(fā)送，否則會導(dǎo)致超時。

2. 進(jìn)入編程模式

進(jìn)入編程模式時，需要向SDATA寫入特定的序列（如'001100'）。通過將輸入信號SDATA延遲時間(t_{5})得到SDATADELAYED信號，用于鎖存SDATA。文檔中詳細(xì)給出了編程時序參數(shù)（如(t{1}) - (t{7})、(t{R})和(t_{F})）的要求。

3. EEPROM編程

EEPROM編程時，首先要將所有寄存器加載到RAM中，然后進(jìn)入EEPROM編程狀態(tài)（有帶鎖定和不帶鎖定兩種模式）。在編程狀態(tài)下，需要等待至少10ms，確保數(shù)據(jù)安全保存到EEPROM中。最后，通過狀態(tài)機(jī)跳轉(zhuǎn)回到正常操作模式，并循環(huán)電源以驗證設(shè)備是否按編程運行。

4. 進(jìn)入寄存器回讀模式

類似于進(jìn)入編程模式，將進(jìn)入寄存器回讀模式的命令寫入SDATA。命令發(fā)出后，SDATA輸入重新配置為時鐘輸入，通過施加時鐘信號，將EEPROM內(nèi)容讀取到移位寄存器中，然后從FOUT輸出觀察。

六、測試與應(yīng)用相關(guān)信息

1. 測試配置

文檔中給出了CDCE421A在交流和直流端接情況下的測試配置，包括LVDS和LVPECL的不同測試電路，如LVDS直流端接測試配置、LVPECL直流端接測試配置、LVDS交流端接測試配置和LVPECL交流端接測試配置，這些配置有助于準(zhǔn)確測試設(shè)備的性能。

2. 抖動特性

當(dāng)CDCE421A以外部更純凈的LVCMOS輸入（如35.42MHz和33.33MHz）為參考時，文檔給出了LVPECL輸出在708MHz和LVDS輸出在400MHz時的單邊帶相位噪聲圖和相位噪聲數(shù)據(jù)，從100Hz到40MHz的載波范圍，展示了設(shè)備在不同輸入條件下的抖動特性。

3. 與CDCE421的對比

CDCE421A相對于CDCE421有一些改進(jìn)，如包含改進(jìn)的設(shè)備啟動電路，可用于獨立應(yīng)用；采用改進(jìn)的LVDS輸出緩沖器，其電氣特性與CDCE421不同；產(chǎn)品版本標(biāo)識符位的值為'000'。

4. 啟動時間估計

CDCE421A的啟動時間可以根據(jù)一些參數(shù)進(jìn)行估計，如參考時鐘周期、電源上升時間、參考啟動時間、延遲時間、VCO校準(zhǔn)時間和PLL鎖定時間等。通過相關(guān)公式可以計算出啟動時間的最大值和最小值： [t{MAX}=t{puh}+t{rsu}+t{delay}+t{VCO_CAL}+t{PLL_LOCK}] [t{MIN}=t{pul}+t{rsu}+t{delay}+t{VCO_CAL}+t{PLL_LOCK}]

七、總結(jié)

CDCE421A作為一款高性能的時鐘發(fā)生器，憑借其低抖動、低相位噪聲、寬頻率范圍、靈活的輸出接口和方便的編程特性，在眾多電子應(yīng)用領(lǐng)域具有廣闊的應(yīng)用前景。電子工程師在設(shè)計時鐘電路時，可以充分利用CDCE421A的這些優(yōu)勢，提高系統(tǒng)的性能和可靠性。同時，通過深入理解其工作原理、引腳功能、編程方法和測試配置等方面的知識，能夠更好地實現(xiàn)CDCE421A在具體項目中的應(yīng)用。你在使用類似時鐘發(fā)生器的過程中遇到過哪些問題呢？歡迎在評論區(qū)分享交流。