在芯片的設計、生產(chǎn)、測試全流程中，ESD（靜電放電）是無處不在的“隱形殺手”，瞬間的靜電沖擊可能直接導致芯片柵氧擊穿、金屬連線燒毀，最終引發(fā)失效。而 ESD 測試是驗證芯片抗靜電能力的核心手段，其中芯片級 ESD 測試的四大核心模型（HBM/MM/CDM/HMM）更是行業(yè)研發(fā)、量產(chǎn)的重要依據(jù)。

今天就帶大家系統(tǒng)梳理芯片級 ESD 測試的主流模型，從模擬場景、等效電路到放電特征，一次性講清核心要點，看懂芯片的“靜電防護考卷”！

人體模型（HBM）：最常見的靜電失效場景

HBM 是芯片 ESD 測試中最基礎、最常用的模型，也是實際應用中占比超 70% 的失效場景，核心模擬帶靜電的人體與芯片接觸時的放電過程。

核心原理

• 充電階段：人體因摩擦、感應帶上靜電荷，等效為高壓電源對 100pF 電容（Cesd）充電；
• 放電階段：人體手指接觸芯片管腳形成對地通路，充滿電荷的電容通過 1.5kΩ 等效電阻（Resd）向待測芯片（DUT）放電。

關鍵特征

• 等效電路核心參數(shù)：100pF 電容 + 1.5kΩ 串聯(lián)電阻；
• 放電波形：上升沿較緩，約 10ns，無振蕩；
• 峰值電流：約 1.33 A/kV，2kV 測試時峰值約 2.66A，一般不超過 5A；
• 失效特點：因人體寄生電阻限流，沖擊相對溫和，多損傷芯片 I/O 接口，對內(nèi)部核心電路影響較小。

開關開始處于A狀態(tài)， 電源對人體等效電容Cesd充電， 其目 的主要是模擬人體因為摩擦或者感應帶上靜電荷的過程； 當開關切換到B狀態(tài)時，A階段充滿電荷等效電容通過人體等效電阻Resd對待測器件放電， 其目 的是模擬人體接觸到芯片管腳， 并產(chǎn)生對地通路而放電的過程。

機器模型（MM）：產(chǎn)線設備的靜電沖擊

MM 模型針對芯片生產(chǎn)制造環(huán)節(jié)設計，模擬未做好靜電防護的自動化設備（機械臂、夾具、探針等）帶靜電后，接觸芯片管腳形成放電的過程。

核心原理

機器為金屬材質(zhì)，內(nèi)阻極小，因此等效電路中無串聯(lián)限流電阻，僅通過 200pF 儲能電容向待測芯片直接放電，芯片其他管腳接地形成通路時，靜電電荷快速轉(zhuǎn)移。

關鍵特征

• 等效電路核心參數(shù)：200pF 電容，串聯(lián)電阻 R=0Ω；
• 放電波形：上電速度快，上升沿 6-8ns，因寄生電感影響，波形會呈現(xiàn)正負振蕩；
• 峰值電流：同電壓下遠高于 HBM，沖擊性更強；
• 行業(yè)現(xiàn)狀：因與實際失效場景關聯(lián)度降低，JEDEC 已逐步淘汰該模型，不再作為芯片 ESD 強制測試項。

MM模型模擬的是金屬， 而金屬內(nèi)阻很小， 因此上電速度很快，通常為6-8ns。 由于內(nèi)阻較小， 同電壓下MM模型的峰值電流較高，同時因為寄生電感，MM的放電波形會呈現(xiàn)正負振蕩

組件充電模型（CDM）：破壞性最強的芯片級 ESD

CDM 是先進工藝芯片（納米級 / FinFet 工藝）最主要的 ESD 風險，核心模擬芯片自身帶電后的放電過程，也是三種經(jīng)典模型中破壞性最強的一種。

核心原理

芯片在制造、測試、運輸過程中，通過摩擦、接觸或感應自身帶上靜電荷（而非外部物體帶電），當芯片管腳接觸接地體時，內(nèi)部大量靜電荷通過管腳快速流出，形成放電。其等效電路充電階段直接對芯片自身等效電容充電，放電回路的電阻、電感極小，電荷泄放速度極快。

關鍵特征

• 放電波形：上升時間極短，僅 0.1-0.6ns，脈沖持續(xù)時間約 5ns，屬于“快脈沖、高峰值”波形；
• 峰值電流：遠高于 HBM/MM，瞬間大電流易直接擊穿芯片內(nèi)部柵氧、損壞核心邏輯 / 模擬模塊；
• 工藝關聯(lián)：隨著芯片工藝尺寸縮小，F(xiàn)inFet 工藝下電壓瞬態(tài)過沖問題加劇，CDM 引發(fā)的失效愈發(fā)突出，成為高端芯片 ESD 設計的重點關注對象。

三種模型典型的放電波形圖， 從中可以得出HBM的波形峰值最低， 但持續(xù)時間長；MM波形會產(chǎn)生正負振蕩， 且峰值比HBM要高， 持續(xù)時間也較長；CDM波形的上升速度很快， 峰值很高且持續(xù)時間短。

人體金屬放電模型（HMM）：系統(tǒng)級 ESD 的新模型

HMM 是業(yè)界新研發(fā)的 ESD 測試模型，彌補了傳統(tǒng)芯片級模型與實際系統(tǒng)應用的差距，核心模擬帶靜電的人體通過金屬 / 機械部件（如數(shù)據(jù)線、外殼、設備接口）與芯片管腳接觸的放電過程，主要用于評價芯片在電子系統(tǒng)中的 ESD 魯棒性。

核心原理

充放電過程與傳統(tǒng)模型一致，但因引入了金屬部件，等效電路的寄生參數(shù)最多，包含寄生電感（L1/L2）、平板電容（Cb）、150pF 儲能電容及 330Ω 電阻，更貼近實際系統(tǒng)中的靜電傳輸場景。

關鍵特征

• 等效電路：寄生參數(shù)豐富，更貼合系統(tǒng)級應用實際；
• 放電波形：上升時間約 0.7ns，介于 CDM 與 MM 之間，脈沖持續(xù)時間約 50ns；
• 應用場景：主要用于芯片在終端系統(tǒng)中的 ESD 性能驗證，銜接芯片級與系統(tǒng)級 ESD 測試。

充放電過程與之前模型一致， HMM模型的寄生參數(shù)為（L1，C1，L2） ，Cb為平板電容。 其放電波形上升時間很短， 約為0.7ns， 持續(xù)時間約為50ns。

四大模型放電波形大對比｜一眼看懂核心差異

不同 ESD 模型的放電特征直接決定了其對芯片的損傷程度，核心差異集中在上升時間、峰值電流、持續(xù)時間、波形形態(tài)四個維度，經(jīng)典對比特征如下：

• HBM：峰值最低，上升沿最緩（≈10ns），持續(xù)時間最長，波形無振蕩；
• MM：峰值高于 HBM，上升沿 6-8ns，持續(xù)時間較長，波形因寄生電感呈正負振蕩；
• CDM：上升最快（0.1-0.6ns），峰值最高，持續(xù)時間最短（≈5ns），快脈沖沖擊性最強；
• HMM：上升時間 0.7ns，峰值適中，持續(xù)時間約 50ns，寄生參數(shù)影響顯著，貼近系統(tǒng)實際。

簡單總結：CDM 看瞬態(tài)抗沖擊能力，HBM 看常規(guī)接觸防護能力，HMM 看系統(tǒng)應用適配能力，而 MM 則因行業(yè)發(fā)展逐步退出主流測試體系。

文末小結

芯片級 ESD 測試的四大模型，分別對應了芯片從生產(chǎn)、測試到系統(tǒng)應用的不同靜電失效場景，其核心設計邏輯均為模擬實際靜電產(chǎn)生、傳輸、放電的全過程，為芯片 ESD 防護設計提供量化的測試標準。

對于芯片設計而言，HBM 和 CDM 是現(xiàn)階段必須重點攻克的兩大模型，車規(guī)、工業(yè)級芯片還需兼顧系統(tǒng)級的 HMM 測試；而在實際應用中，芯片的 ESD 等級并非越高越好，需結合應用場景平衡防護能力、芯片面積、功耗三者關系，找到最優(yōu)解。

靜電防護是芯片的“基礎必修課”，看懂 ESD 測試模型，才能從源頭理解芯片的靜電防護設計邏輯，讓芯片在全生命周期中遠離靜電失效風險！

文末互動

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